用于快速数据销毁的设备和方法与流程

用于快速数据销毁的设备和方法
1.相关申请
2.本申请要求2019年12月30日提交的第62/955,315号美国临时申请案的权益，所述美国临时申请案特此以全文引用的方式并入本文。
技术领域
3.本公开大体上涉及集成电路，且确切地说，在一或多个实施例中，本公开涉及用于快速数据销毁的设备和方法。


背景技术：

4.集成电路元件普遍存在于广泛范围的电子装置中。一种特定类型包含存储器装置，时常被简称为存储器。存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包括随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和快闪存储器。
5.快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相位改变或极化)的编程(经常称为写入)，存储器单元的阈值电压(vt)的改变决定了每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
6.nand快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，如字线。阵列的列包含在一对选择栅极(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元的串(经常被称为nand串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。
7.虽然非易失性存储器大体上被设计用于数据的长期存储，但可能存在其中期望快速数据销毁的情况。举例来说，软件开发者可能提供安全密钥以准许对其软件的访问，但可能希望这些安全密钥紧接在使用之后被销毁。然而，相对于存储器的其它操作，擦除非易失性存储器可为相对耗时的过程，且通常使用相对大量的功率。


技术实现要素：

8.在一个方面中，本公开涉及一种设备，其包括：串联连接的存储器单元串，其包括多个主存储器单元和多个虚设存储器单元；多个虚设存取线，所述多个虚设存取线中的每一虚设存取线连接到所述多个虚设存储器单元中的相应虚设存储器单元的控制栅极；多个
主存取线，所述多个主存取线中的每一主存取线连接到所述多个主存储器单元中的相应主存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：将第一编程脉冲施加到所述多个虚设存储器单元中的特定虚设存储器单元的所述相应虚设存取线，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到足以致使所述特定虚设存储器单元在对所述串联连接的存储器单元串的读取操作期间保持去活的电压电平；以及将第二编程脉冲同时施加到所述多个主存取线中的每一主存取线，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。
9.在一个方面中，本公开涉及一种设备，其包括：串联连接的存储器单元串，其连接于共同源极与数据线之间且包括多个主存储器单元和多个虚设存储器单元；多个虚设存取线，所述多个虚设存取线中的每一虚设存取线连接到所述多个虚设存储器单元中的相应虚设存储器单元的控制栅极；多个主存取线，所述多个主存取线中的每一主存取线连接到所述多个主存储器单元中的相应主存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：将所述多个虚设存储器单元中的特定虚设存储器单元连接到所述共同源极且使所述特定虚设存储器单元隔离于所述数据线；将第一编程脉冲施加到所述特定虚设存储器单元的所述控制栅极，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到比在对所述串联连接的存储器单元串的读取操作期间将由所述特定虚设存储器单元接收的预定通过电压高的电压电平；使所述多个主存储器单元中的每一主存储器单元隔离于所述共同源极且将所述多个存储器单元的每一主存储器单元连接到所述数据线；以及将第二编程脉冲同时施加到所述多个主存储器单元中的每一主存储器单元的控制栅极，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。
10.在又一方面中，本公开涉及一种设备，其包括：串联连接的存储器单元串，其连接于共同源极与数据线之间；第一多个存取线，所述第一多个存取线中的每一存取线连接到经配置用于使用读取操作的资料输出的所述串联连接的存储器单元串中的相应存储器单元的控制栅极；第二多个存取线，所述第二多个存取线中的每一存取线连接到经配置为不可使用读取操作存取的所述串联连接的存储器单元串中的相应存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：使所述第一多个存取线和所述第二多个存取线电学浮动；在使所述第二多个存取线中的剩余存取线电学浮动的同时且在使所述第一多个存取线电学浮动的同时将第一编程脉冲施加到所述第二多个存取线中的特定存取线；在将通过电压施加到所述第一多个存取线中的任何存取线与所述串联连接的存储器单元串的与特定存取线相对的一端之间的所述第二多个存取线中的每一存取线的同时，将第二编程脉冲施加到所述第一多个存取线中的每一存取线；以及同时擦除用于所述特定存取线的相应存储器单元和用于所述第一多个存取线中的每一存取线的相应存储器单元。
附图说明
11.图1a是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
12.图1b是根据另一实施例的与作为电子系统的部分的主机通信的呈存储器模块形
式的设备的简化框图。
13.图2a
‑
2b是可用于参考图1a所描述的类型的存储器中的存储器单元阵列的部分的示意图。
14.图3是可用于参考图1a所述类型的存储器中的存储器单元块的一部分的概念性绘图。
15.图4是现有技术中所使用的逻辑到物理地址转译的概念实例。
16.图5是根据一实施例的操作存储器的方法。
17.图6是根据另一实施例的操作存储器的方法。
18.图7是根据另一实施例的操作存储器的方法。
19.图8是可与各种实施例一起使用的映射表的实例。
具体实施方式
20.在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，在若干视图中相同的参考标号始终描述大体上类似的组件。在不脱离本公开的范围的情况下可以利用其它实施例，且可以做出结构、逻辑和电改变。因此，不应在限制性意义上看待以下详细描述。
21.举例来说，本文所使用的术语“半导体”可以指材料层、晶片或衬底，且包括任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(silicon
‑
on
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sapphire；sos)技术、绝缘体上硅(silicon
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on
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insulator；soi)技术、薄膜晶体管(thin film transistor；tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前工艺步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的下伏层。
22.除非另外从上下文显而易见，否则如本文中所使用的术语术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)指代电学上的导电。类似地，除非另外从上下文显而易见，否则如本文所使用的术语“连接(connecting)”以及其各种相关形式，例如connect、connected、connection等，指代电连接。
23.在本文中认识到，即使在值可能意图相等的情况下，工业加工和操作的可变性和精确度仍可能会导致与其既定值的差异。这些可变性和精确度通常取决于在集成电路装置的制造和操作中使用的技术。因而，如果值意图相等，那么将那些值视为相等而不考虑其所得值。
24.图1a是根据实施例的呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备通信以及作为呈电子系统的形式的第四设备的部分的呈电力供应器136的形式的第三设备的简化框图。对于一些实施例，电力供应器136可以在含有处理器130和存储器装置100的电子系统的外部。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及类似物。处理器130，例如在存储器装置100外部的控制器，可能是存储器控制器或其它外部主机装置。处理器130可能包含映射表131以在处理器130将使用物理地址寻址存储器100的情况下存储用于存储器100的逻辑到物理映射信息，因此促进在处理器130处的逻辑
到物理地址转译。如果处理器130将使用逻辑地址寻址存储器100，那么映射表131可能是存储器100的一部分，因此促进在存储器100处的逻辑到物理地址转译。
25.存储器装置100包含以行及列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可能与多于一个逻辑行的存储器单元相关联且单个数据线可能与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1a中未示出)能够经编程为至少两个目标数据状态中的一个。
26.提供行解码电路108及列解码电路110以对地址信号进行解码。接收和解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路112以管理命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与i/o控制电路112以及行解码电路108和列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和控制逻辑116通信以锁存传入命令。修整寄存器127可与控制逻辑116通信以存储修整设定。虽然描绘为单独存储寄存器，但修整寄存器127可能表示存储器单元阵列104的一部分。修整设定大体上是由集成电路装置使用以界定将在集成电路装置的操作期间使用的电压、控制信号、时序、量等的值的值。
27.控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[可能包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路108和列解码电路110通信以响应于地址而控制行解码电路108和列解码电路110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元的分组，例如预留的存储器单元块。另外，处理器130可能还包含可能表示用于存储计算机可读指令的计算机可用存储器的指令寄存器129。对于一些实施例，指令寄存器129可能表示固件。
[0028]
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓冲寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；随后可从i/o控制电路112将新数据锁存于高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传递到i/o控制电路112以用于输出到外部处理器130；随后新数据可从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成(例如，可形成一部分)存储器装置100的页缓冲器。页缓冲器可进一步包含感测装置(图1a中未图示)以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态而感觉所述存储器单元的数据状态。状态寄存器122可与i/o控制电路112及控制逻辑116通信，以将状态信息锁存而供输出到处理器130。
[0029]
存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。取决于存储器装置100的性质，可进一步在控制链路132上接收额外或替代的控制信号(未示出)。存储器装置100经由多路复用输入/输出(i/o)总线134从处理
器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并且经由i/o总线134将数据输出到处理器130。
[0030]
举例来说，命令可在i/o控制电路112处的i/o总线134的输入/输出(i/o)引脚[7:0]上被接收且可随后写入到命令寄存器124中。地址可在i/o控制电路112处的i/o总线134的输入/输出(i/o)引脚[7:0]上被接收且可随后写入到地址寄存器114中。数据可在i/o控制电路112处的用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]上被接收，且接着可写入到高速缓冲寄存器118中。数据可随后写入到数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲寄存器118，且数据可直接写入到数据寄存器120中。数据还可在用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]上输出。虽然可参考i/o引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
[0031]
存储器装置100和/或处理器130可从电力供应器136接收电力。电力供应器136可表示用于向存储器装置100和/或处理器130提供电力的电路的任何组合。举例来说，电力供应器136可包含单独电力供应器(例如，电池)、线连接的电力供应器(例如，台式计算机和服务器中常见的开关模式电力供应器或便携式电子装置常见的ac适配器)，或以上两者的组合。
[0032]
通常使用两个或更多个电压供应节点137，例如供应电压节点(例如，vcc)和参考电压节点(例如，vss或接地)，来从电力供应器136接收电力。电力供应器136提供多于两个电压供应节点137是常见的。举例来说，用于开关模式电源的共同标准高级技术扩展(atx)2.x提供了使用28引脚连接、处于 3.3v的四个电压供应节点(或引脚)、处于 5v的五个电压供应节点、处于 12v的四个电压供应节点、处于12v的一个电压供应节点，以及处于参考电压(例如，0v)的十个电压供应节点。atx 2.x标准进一步提供用于在其通过外部电路牵拉到接地时激活前述电压供应节点的通电节点、在不考虑其它电压供应节点是否驱动到其相应电压电平的情况下驱动到 5v的备用电压供应节点(其可用于为负责将通电节点牵拉到接地的外部电路供电)和用于指示何时其它电压供应节点在其相应电压下稳定的电力良好节点。atx 2.x 28引脚标准的剩余引脚是未定义的。存储器装置100和处理器130可取决于其相应电力需要而利用来自电源136的电压供应节点137的不同组合。为简单起见，不描绘从电压供应节点137到存储器装置100内的组件的电力分布。
[0033]
电压供应节点137或电子系统的其它组件可具有固有或添加的能量存储装置，例如电容138，例如保持电容，其可在电力供应器136的故障或移除的情况下在某个有限时间量内对存储器装置100和任选地对处理器130提供电力。电容138的大小确定可易于基于至少存储器装置100对本文中所描述的操作的电力要求而确定。虽然在本文中的实例中将能量存储装置描绘为电容138，但电容138可替代性地表示电池。此外，虽然将电容138描绘为在存储器装置100外部，但其可替代性地是存储器装置100的内部组件。
[0034]
所属领域的技术人员应了解，可提供额外的电路和信号，且已简化图1a的存储器装置100。应认识到，参考图1a描述的各种块组件的功能性可不必与集成电路装置的相异组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1a的多于一个的块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执
行图1a的单个块组件的功能性。
[0035]
此外，尽管根据各种信号的接收和输出的流行惯例而描述具体i/o引脚，但应注意，可在各种实施例中使用其它i/o引脚(或其它i/o节点结构)的组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0036]
给定处理器130可与一或多个存储器装置100(例如，裸片)通信。图1b是根据另一实施例的与作为电子系统的部分的主机150通信的呈存储器模块101形式的设备的简化框图。存储器装置100、处理器130、控制链路132、i/o总线134、电源136、电压供应节点137和电容138可参考图1a加以描述。为简单起见，不描绘从电压供应节点137到存储器模块101内的存储器装置100和处理器130的电力分布。虽然描绘图1b的存储器模块(例如，封装)101具有四个存储器装置100(例如，裸片)，但存储器模块101可具有某一其它数目的一或多个存储器装置100。
[0037]
因为处理器130(例如，存储器控制器)在主机150与存储器装置100之间，所以主机150与处理器130之间的通信可涉及与在处理器130与存储器装置100之间使用的那些通信链路不同的通信链路。举例来说，存储器模块101可为固态驱动器(ssd)的嵌入式多媒体卡(emmc)。根据现有标准，与emmc的通信可包含用于数据传送的数据链路152(例如，8位链路)、用于命令传送和装置初始化的命令链路154，以及提供用于使数据链路152和命令链路154上的传送同步的时钟信号的时钟链路156。处理器130可自主地处置许多活动，例如功率损失检测、错误校正、有缺陷块的管理、耗损均衡和地址转译。
[0038]
图2a是如参考图1a描述的类型的存储器中可使用的例如作为存储器单元阵列104的一部分的存储器单元阵列200a(例如nand存储器阵列)的一部分的示意图。存储器阵列200a包含例如字线2020到202
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的存取线以及例如位线2040到204
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的数据线。字线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200a可形成于半导体上，所述半导体例如可经导电掺杂为具有导电性类型，例如p型电导率以例如形成p阱，或n型电导率以例如形成n阱。
[0039]
存储器阵列200a可以行(每行对应于字线202)及列(每列对应于位线204)布置。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206
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中的一个。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216且可包含存储器单元2080到208
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。存储器单元208可表示用于存储数据的非易失性存储器单元。每一nand串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间，选择栅极210例如为选择栅极2100到210
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(例如，可为源极选择晶体管，通常被称为选择栅极源极)中的一个，选择栅极212例如为选择栅极2120到212
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(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)中的一个。选择栅极2100到210
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可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212
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可共同地连接到选择线215，例如漏极选择线(sgd)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每个选择栅极经配置以接收相同或独立的控制信号。
[0040]
每个选择栅极210的源极可连接到共同源极216。每个选择栅极210的漏极可连接到对应nand串206的存储器单元2080。例如，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每个选择栅极210可配置成将对应nand串206选择性地连接到共
同源极216。每个选择栅极210的控制栅极可连接到选择线214。
[0041]
每一选择栅极212的漏极可能连接到对应nand串206的位线204。举例来说，选择栅极2120的漏极可能连接到对应nand串2060的位线2040。每一选择栅极212的源极可能连接到对应nand串206的存储器单元208
n
。举例来说，选择栅极2120的源极可能连接到对应nand串2060的存储器单元208
n
。因此，每一选择栅极212可能被配置成将对应nand串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可能连接到选择线215。
[0042]
图2a中的存储器阵列可为准二维存储器阵列且可具有大体上平坦结构，例如，其中共同源极216、nand串206和位线204在基本上平行的平面中延伸。替代地，图2a中的存储器阵列可能是三维存储器阵列，例如其中nand串206可基本上垂直于含有共同源极216的平面且垂直于含有位线204的平面延伸，所述位线可基本上平行于含有共同源极216的平面。
[0043]
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱或经配置以存储电荷的其它结构)以及控制栅极236，如图2a中所示。数据存储结构234可包含导电和电介质结构两者，而控制栅极236大体上由一或多个导电材料形成。在一些情况下，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230和经界定源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
[0044]
一列存储器单元208可为选择性地连接到给定位线204的nand串206或多个nand串206。一行存储器单元208可为共同地连接到给定字线202的存储器单元208。一行存储器单元208可以但未必包含共同地连接到给定字线202的全部存储器单元208。存储器单元208的行经常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页经常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202
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且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202
n
且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208的另一物理页(例如，奇数存储器单元)。尽管在图2a中未明确地描绘位线2043‑
2045，但从图中显而易见，存储器单元阵列200a的位线204可从位线2040到位线204
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连续地编号。共同地连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。对于特定存储器装置，共同地连接到给定字线的所有存储器单元可能被认为是存储器单元的物理页。存储器单元的物理页(在一些实施例中，仍可为整个行)的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，上部或下部存储器单元页)可视为存储器单元的逻辑页。存储器单元块可包含配置成一起被擦除的那些存储器单元，如连接到字线2020‑
202
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的所有存储器单元(例如，共享共同字线202的所有nand串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。
[0045]
虽然结合nand快闪存储器论述图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它被配置成存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0046]
图2b是如参考图1a描述的类型的存储器中可使用的例如作为存储器单元阵列104的一部分的存储器单元阵列200b的一部分的另一示意图。图2b中的相同编号元件对应于关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand
存储器阵列200b可并入可包含半导体柱的竖直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040‑
204
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，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个nand串206可选择性地连接到同一位线204。可通过使选择线2150‑
215
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偏置以选择性地各自激活nand串206和位线204之间的特定选择晶体管212而将nand串206的子组连接到其相应位线204。选择晶体管210可通过使选择线214偏置来激活。每一字线202可连接到存储器阵列200b的多行存储器单元。通过特定字线202共同地连接到彼此的存储器单元行可共同称为层。
[0047]
三维nand存储器阵列200b可形成于外围电路226上。外围电路226可表示用于存取存储器阵列200b的多种电路。外围电路226可包含互补电路元件。举例来说，外围电路226可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为cmos或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，cmos常常不再利用严格的金属氧化物半导体结构，但为了方便起见保留cmos命名。
[0048]
图3是如参考图1a描述的类型的存储器中可使用的存储器单元300的块(例如，物理块)的一部分的概念描绘。图3的数据线2040及2041可对应于图2b的数据线2040及2041。沟道区238
00
和238
01
可表示分别响应于选择线2150和2151而选择性地连接到数据线2040的不同串联连接的存储器单元串(例如，图2a
‑
2b的nand串206)的沟道区。类似地，沟道区238
10
和238
11
可表示分别响应于选择线2150和2151而选择性地连接到数据线2041的不同串联连接的存储器单元串(例如，图2a
‑
2b的nand串206)的沟道区。图2a中描绘的存取线2020‑
202
n
可在图3中由存取线202d0‑
202d2、202a0‑
202a
l
、202d3‑
202d6、202b0‑
202b
u
和202d7‑
202d9表示，其中在此实例中n可等于l u 12。存储器单元(在图3中未描绘)可形成于存取线202和沟道区238的每一相交点处，且对应于单个沟道区的存储器单元可共同形成串联连接的存储器单元串(例如，图2a
‑
2b的nand串206)。
[0049]
存取线202a0‑
202a
l
和202b0‑
202b
u
可对应于既定存储用户数据的存储器单元。如本文所使用，用户数据将包含为了响应于写入命令而存储和为了响应于读取命令而检索和输出而提供到存储器的数据，以及任何相关联开销数据，所述开销数据可包含例如对应于所提供的数据的错误校正码(ecc)数据。此类既定存储用户数据的存储器单元和其相应存取线在本文中将分别被称作主存储器单元和主存取线。
[0050]
存取线202d0‑
202d9可表示虚设存取线，且可对应于虚设存储器单元，例如并不既定存储用户数据的存储器单元。尽管描绘十个虚设存取线202d，但可使用其它数目。虚设存储器单元不用以存储用户数据且通常是存储器的用户不可存取的。实际上，虚设存储器单元通常并入到串联连接的存储器单元串中以得到操作优点。举例来说，在源极216附近形成的存储器单元和在数据线204附近形成的存储器单元，例如对应于虚设存取线202d0‑
202d2和202d7‑
202d9的存储器单元，可具有与更远地形成的存储器单元不同的操作特性。通过作为虚设存储器单元操作这些存储器单元，可大体上减轻操作特性的此类差异。另外，虚设存储器单元可用以缓冲选择栅极使其免于在某些操作期间可能施加于主存储器单元的高电压电平。
[0051]
随着共同源极216与数据线204之间的存取线202的数目例如响应于对存储器容量
的增加需求而变得更大，技术的物理限制可保证以两个部分形成沟道区238的结构，因为孔的纵横比可能变得太大而无法将整个结构可靠地形成为邻接实体。作为一实例，可形成存储器单元块300的结构以在形成沟道区238的第一部分之前至多包含存取线202d4，且接着可形成存储器单元块300的后续部分以在形成沟道区238的其余部分之前至多包含选择线215。为改善沟道区238的两个部分之间的导电性，可在其间形成导电区。然而，这可能导致在此导电区附近形成的存储器单元，例如对应于虚设存取线202d3‑
202d4和202d5‑
202d6的存储器单元的不同操作特性，例如针对最靠近共同源极216的存储器单元和最靠近数据线204的那些存储器单元所常见的。通过也作为虚设存储器单元操作这些存储器单元，可大体上减轻它们的操作特性的此类差异。
[0052]
在nand串206的末尾的虚设存储器单元可称为边缘虚设存储器单元，例如对应于源极侧边缘虚设存取线202d0‑
202d2的那些虚设存储器单元，和对应于漏极侧边缘虚设存取线202d7‑
202d9的那些虚设存储器单元。插入于主存储器单元之间的虚设存储器单元可称为中间虚设存储器单元，例如对应于中间虚设存取线202d3‑
202d6的那些虚设存储器单元。
[0053]
各种实施例相对于现有技术促进了快速数据销毁。在典型存储器系统中，存储器系统的逻辑地址在不同时间对应于不同物理位置是常见的。举例来说，如果存储器单元的第一物理块含有对应于逻辑地址的数据，且所述数据需要修改，那么待修改的数据可连同来自存储器单元的第一物理块的未经修改数据一起写入到存储器单元的第二物理块。虽然逻辑地址不改变，但物理地址将改变。类似地，可执行内务处理操作，例如耗损均衡，其也可能改变对应于逻辑地址的物理地址。
[0054]
为了维持逻辑地址与物理地址之间的关系，可提供转译层。图4是现有技术中所使用的逻辑到物理地址转译的概念实例。
[0055]
在图4中，存储器系统的逻辑地址440与存储器系统的物理地址442之间的对应关系可由指针444提供。举例来说，逻辑地址4400可对应于物理地址442
x
‑1，逻辑地址4401可对应于物理地址4420，逻辑地址4402可对应于物理地址4421，等等。在现有技术中，数据销毁可包含删除对应于既定用于数据销毁的逻辑地址的指针444。在指针444的删除后，可擦除对应物理地址的存储器单元。
[0056]
虽然指针444的删除可能使数据难以定位，但所述数据仍将保持于存储器系统中直到其被擦除。这可能被视为安全风险。擦除典型nand存储器中的存储器单元可能采用每存储器单元块10ms的量级。如果大量存储器单元块既定擦除，那么一些数据可能在延长的时间周期内可用。这可能被视为安全风险，因为存在在不参考逻辑地址的情况下读取存储器单元物理块的方式。
[0057]
各种实施例通过将特定虚设存储器单元(例如，边缘虚设存储器单元)编程为具有足以使其对应的串联连接的存储器单元串在读取操作(例如，正常操作模式中的读取操作)期间不可存取的阈值电压而促进快速数据销毁。这可与指针的删除同时执行。如本文所使用，包含读取数据从存储器的输出的读取操作不同于验证操作，验证操作是在编程或擦除操作期间用以确定存储器单元是否具有既定数据状态，且不包含数据从存储器的输出。
[0058]
特定虚设存储器单元的编程可包含编程脉冲(例如，单个编程脉冲)，所述编程脉冲既定将特定虚设存储器单元的阈值电压增加到比将在读取操作期间施加于特定虚设存储器单元的预定控制栅极电压高的电压电平。大体来说，将在读取操作期间施加的此类电
压电平是通过将值存储到存储器的修整寄存器来预定义的，例如修整寄存器127。此类修整值的存储大体上是在存储器的制造后的测试期间执行的。虽然已知例如响应于环境温度、施加于存储器单元的若干编程
‑
擦除循环、若干位错误等而提供调整此类存储的修整值，但修整值的此类调整通常由存储器自身自主地执行且对存储器的用户是大体上不可存取的。因此，通过将特定虚设存储器单元的阈值电压增加到高于其读取操作的控制栅极电压的电压电平，无论读取操作的选定存储器单元的数据状态如何，在读取操作期间流过串联连接的存储器单元串的电流都可被抑制，使得存储器的用户不可确定所述串联连接的存储器单元串的主存储器单元的数据状态。因此，此类存储器单元块的读取或复制对存储器的用户可能不可用。
[0059]
与擦除存储器单元块相比，用于存储器单元块的虚设存储器单元的此类编程可能采用10μs的量级，或者比擦除存储器单元块小三个数量级。且虽然存储器单元块的数据可能仍保留，但用户可能没有存取所述数据的可实行的方法，这可以促进比现有技术增加的安全性水平，无论指针是否被删除。
[0060]
对特定虚设存储器单元进行编程的随后可以是对串联连接的存储器单元串的主存储器单元同时编程。主存储器单元的此编程可包含既定增加那些主存储器单元的至少一部分的阈值电压的编程脉冲(例如，单个编程脉冲)。
[0061]
将写入到串联连接的存储器单元串的数据在编程之前通常经随机化。数据随机化经常用以减轻密切相邻的存储器单元之间的可干扰既定数据状态的耦合效应。虽然此项技术中大体上称为数据随机化，但应认识到，数据在数学意义上并未真正随机化。实际上，随机化大体上指代数据值以可逆方式的再分布。由于数据随机化，在编程操作中存储器单元可经编程到的每一可能的数据状态可被编程到相似(例如，相同)数目的存储器单元。举例来说，在4k(例如，4096)个存储器单元各自经编程到十六可能的数据状态(例如，数据状态l0
‑
l15)中的一个的情况下，可预期每一可能的数据状态经编程到基本上等于(例如，等于)其中利用数据随机化的256(例如，4096/16)个存储器单元的数目的存储器单元。因此，如果存储随机化数据的主存储器单元使其阈值电压增加，例如使其数据状态改变，那么随机化可能不再以产生有意义结果的方式可逆，这可使得存储器的用户不可确定其既定数据状态。
[0062]
另外，无论是否利用数据随机化，如果足够数目个主存储器单元使其阈值电压增加，例如使其数据状态改变，使得错误校正不可用，那么那些存储器单元的既定数据状态可能也在此基础上变为不可确定。举例来说，利用读取数据的错误校正是常见的，因为由于电荷损失、有缺陷存储器单元等而通常预期数据的错误数位。然而，错误校正方案对它们可检测和/或校正的错误的数目大体上具有限制。因此，即使存储器的用户能够读取含有特定虚设存储器单元的串联连接的存储器单元串的主存储器单元，存储器的用户也可能无法确定那些主存储器单元的既定数据状态。
[0063]
与擦除存储器单元块相比，用于存储器单元块的主存储器单元的此类同时编程可采用小于100μs的量级，或比擦除存储器单元块小一或多个数量级。这也可促进比现有技术增加的安全性水平，无论指针是否被删除。
[0064]
主存储器单元的同时编程的随后可以是同时擦除特定虚设存储器单元和主存储器单元。擦除存储器单元可大体上涉及在那些存储器单元的控制栅极与那些存储器单元的
沟道区之间施加电压差，这将预期减小那些存储器单元的阈值电压(例如，从数据存储结构移除电子)。通常，这涉及例如通过将正电压电平施加到选择性地连接到存储器单元的数据线和源极，而将正电压电平(例如，高正电压电平)施加到存储器单元的沟道区，且将正电压电平(例如，低正电压电平)或接地施加到存储器单元的控制栅极。作为一个实例，施加于源极和数据线的擦除电压可为16v，而施加于既定擦除的存储器单元的控制栅极电压可为0v。然而，将施加于既定擦除的存储器单元的此类电压电平可大体上取决于存储器单元的结构和材料特性。
[0065]
图5是根据一实施例的操作存储器的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以致使存储器(例如，存储器的相关组件)执行所述方法。
[0066]
在501，可将第一编程脉冲(例如，单个第一编程脉冲)施加于串联连接的存储器单元串的多个虚设存储器单元中的特定虚设存储器单元，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到足以致使所述特定虚设存储器单元在对所述串联连接的存储器单元串的读取操作期间保持去活的电压电平。预期单个编程脉冲可足以增加特定虚设存储器单元的阈值电压。然而，也可使用额外编程脉冲。
[0067]
在对例如图3中描绘的结构的串联连接的存储器单元串的读取操作期间，可能常见的是将串联连接的存储器单元串连接到共同源极且连接到其相应数据线，且将通过电压施加到除经选择用于读取操作的主存储器单元外第串联连接的存储器单元串的每一存储器单元(例如，虚设存储器单元和主存储器单元)。这些通过电压可具有用于不同存储器单元的不同电压电平，但每一通过电压将既定激活其相应存储器单元。选择的主存储器单元可随后接收一或多个读取电压(例如，具有增加的电压电平)，其中每一读取电压对应于不同数据状态。以读取电压的增加顺序，选择的主存储器单元可被视为具有对应于导致选择的主存储器单元的激活的第一读取电压的数据状态。
[0068]
虚设存储器单元可具有与对应于用于将数据存储到主存储器单元的最高数据状态第阈值电压不同(例如，低于所述阈值电压)的阈值电压。因此，其通过电压可能低于或等于用于主存储器单元的通过电压。表1提供参考图3的通过电压的一个实例。
[0069]
表1
[0070][0071][0072]
作为一个实例，v通过可等于7.5v，v3可等于7.5v，v2可等于6v，且v1可等于5v。使用前述电压电平作为实例，且假定特定虚设存储器单元是对应于虚设存取线202d0的虚设存储器单元，将其阈值电压增加到高于5v的电压电平(例如，将其阈值电压增加到6v)将导致在当所述虚设存储器单元接收其预定控制栅极电压时的读取操作期间所述特定虚设存储器单元的去活。
[0073]
对于一些实施例，所述特定虚设存储器单元是边缘虚设存储器单元。这可促进相
对于使用中间虚设存储器单元的编程速度的增加，因为到电荷载流子(例如，电子)的路径可较短且具有较少电阻。另外，这可促进相对于使用中间虚设存储器单元的功率要求的减少。举例来说，为了对中间虚设存储器单元进行编程，可能需要到串联连接的存储器单元串的一个末端的电流路径，这可能需要激活所述中间虚设存储器单元与串联连接的存储器单元串的所述末端之间的任何主存储器单元。使用边缘虚设存储器单元可不需要激活任何主存储器单元。在边缘虚设存储器单元是与串联连接的存储器单元串的末端最接近的边缘虚设存储器单元，例如对应于在图3的实例中的边缘虚设存取线202d0或202d9的存储器单元的情况下，边缘虚设存储器单元的编程可不需要激活任何其它虚设存储器单元。假定特定虚设存储器单元是连接到边缘虚设存取线202d0的存储器单元，可通过在源极选择线214接收经配置以激活其对应的源极选择栅极的电压电平的同时，以及在允许串联连接的存储器单元串的剩余存取线电学浮动的同时将编程脉冲(例如，单个编程脉冲)施加于边缘虚设存取线202d0来对所述特定虚设存储器单元进行编程。
[0074]
在503，可将第二编程脉冲(例如，单个第二编程脉冲)同时施加于串联连接的存储器单元串的多个主存储器单元中的每一主存储器单元，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。第二编程脉冲可具有低于第一编程脉冲的电压电平的电压电平。
[0075]
假定特定虚设存储器单元是连接到边缘虚设存取线202d0的存储器单元，任何主存储器单元与串联连接的存储器单元串的相对末端(例如，在此实例中最接近数据线的末端)之间的虚设存储器单元可接收经配置以当将第二编程脉冲施加到主存储器单元(例如，将第二编程脉冲施加到其对应主存取线)时激活那些虚设存储器单元的电压电平，且对应漏极选择线215可接收经配置以激活其对应的漏极选择栅极的电压电平。用于剩余虚设存储器单元，例如在此实例中连接到虚设存取线202d0‑
202d2的虚设存储器单元的电压电平对主存储器单元的编程可为无关紧要的。可将这些剩余虚设存储器单元中的一或多个去活，且可激活这些虚设存储器单元中的一或多个。对于一个实施例，可将特定虚设存储器单元去活，且可激活特定虚设存储器单元与最近主存储器单元之间的剩余虚设存储器单元。通常，在此实例中源极选择线214可接收经配置以将其对应的源极选择栅极去活的电压电平。
[0076]
第二编程脉冲可预期增加具有低于特定电压电平的阈值电压的任何主存储器单元的阈值电压。预期单个编程脉冲可足以增加主存储器单元的阈值电压而使得其既定数据状态可能是不可确定的。然而，也可使用额外编程脉冲。
[0077]
特定电压电平可为主存储器单元的读取窗口的中点上方的一些值。读取窗口可表示用以确定存储器单元可具有的多个数据状态中的数据状态的读取电压范围。举例来说，读取窗口的底部的电压电平可为用以确定存储器单元是否具有所述多个数据状态中的最低数据状态第电压电平，例如具有低于读取窗口的底部的电压电平的阈值电压。类似地，读取窗口的顶部的电压电平可为用以确定存储器单元是否具有所述多个数据状态中的最高数据状态的电压电平，例如具有高于读取窗口的顶部的电压电平的阈值电压。
[0078]
作为一个实例，考虑具有从
‑
1v的底部电压电平(v底部)到5v的顶部电压电平(v顶部)的范围的读取窗口。中点可为2v，或v底部 0.5*(v顶部
‑
v底部)。随后可选择第二编程脉冲的电压电平，使得具有低于3v的阈值电压的主存储器单元可预期响应于施加第二编程脉冲而经历阈值电压的增加。对于一些实施例，可选择第二编程脉冲的电压电平，使得具有低
于v底部 0.75*(v顶部
‑
v底部)的阈值电压的主存储器单元可预期响应于施加第二编程脉冲而经历阈值电压的增加。
[0079]
对于一些实施例，可选择第二编程脉冲的电压电平，使得预期经历数据状态改变的接收第二编程脉冲的主存储器单元的数目超过由存储器使用的错误校正方案的错误校正能力。对于其它实施例，可选择第二编程脉冲的电压电平，接收第二编程脉冲的主存储器单元的此超过一半可预期经历数据状态的改变。
[0080]
在505，可同时擦除特定虚设存储器单元和所述多个主存储器单元(例如，所述多个主存储器单元中的每一主存储器单元)。此擦除可为由存储器使用的标准擦除操作，且可进一步包含擦除串联连接的存储器单元串的每一虚设存储器单元。由于由501和503实现的改变，擦除这些存储器单元可为存储器的标准内务处理的部分，例如含有过时的数据的存储器单元块的回收中所使用。替代地，在505擦除这些存储器单元可紧接在503之后执行。
[0081]
虽然参考单个串联连接的存储器单元串描述图5的方法，但可针对存储器单元块的每一串联连接的存储器单元串同时执行所述方法。举例来说，参考图3，可针对具有连接到源极选择线214的源极选择栅极的每一串联连接的存储器单元串同时执行方法。替代地，可针对具有连接到特定漏极选择线215的漏极选择栅极的每一串联连接的存储器单元串同时执行方法。
[0082]
图6是根据另一实施例的操作存储器的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以致使存储器(例如，存储器的相关组件)执行所述方法。
[0083]
在611，串联连接的存储器单元串的多个虚设存储器单元中的特定虚设存储器单元可连接到选择性地连接到所述串联连接的存储器单元串的共同源极，且可与选择性地连接到所述串联连接的存储器单元串的数据线隔离。假定特定虚设存储器单元是连接到边缘虚设存取线202d0的存储器单元，这可包含将连接到串联连接的存储器单元串的存储器单元的所有存取线，例如除虚设存取线202d0外的所有虚设存取线和所有主存取线电学浮动。这可进一步包含将对应漏极选择线215电学浮动，且将电压电平施加到经配置以激活其对应的源极选择栅极的源极选择线214。
[0084]
在613，可将第一编程脉冲(例如，单个第一编程脉冲)施加于特定虚设存储器单元，所述第一编程脉冲足以将特定虚设存储器单元的阈值电压增加到高于将在对所述串联连接的存储器单元串的读取操作期间接收的预定通过电压的电压电平。预期单个编程脉冲可足以增加特定虚设存储器单元的阈值电压。然而，也可使用额外编程脉冲。
[0085]
在615，串联连接的存储器单元串的多个主存储器单元中的每一主存储器单元可连接到选择性地连接到所述串联连接的存储器单元串的数据线，且可与选择性地连接到所述串联连接的存储器单元串的共同源极隔离。这可包含将通过电压施加到连接到任何主存储器单元与数据线之间的所述串联连接的存储器单元串的虚设存储器单元的所有虚设存取线，例如虚设存取线202d3‑
202d9，且将通过电压施加到连接到所述串联连接的存储器单元串的主存储器单元的所有主存取线。这可进一步包含将经配置以激活其对应的漏极选择栅极的电压电平施加到对应漏极选择线215，且将经配置以将其对应的源极选择栅极去活的电压电平施加到源极选择线214。
[0086]
在617，可将第二编程脉冲(例如，单个第二编程脉冲)同时施加于所述多个主存储
器单元中的每一主存储器单元，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。这可包含将通过电压施加到连接到任何主存储器单元与数据线之间的串联连接的存储器单元串的虚设存储器单元的所有虚设存取线，例如虚设存取线202d3‑
202d9，且将第二编程脉冲施加到连接到所述串联连接的存储器单元串的主存储器单元的所有主存取线。这可进一步包含将经配置以激活其对应的漏极选择栅极的电压电平施加到对应漏极选择线215，且将经配置以将其对应的源极选择栅极去活的电压电平施加到源极选择线214。
[0087]
在619，可同时擦除特定虚设存储器单元和所述多个主存储器单元(例如，所述多个主存储器单元中的每一主存储器单元)。此擦除可为由存储器使用的标准擦除操作，且可进一步包含擦除串联连接的存储器单元串的每一虚设存储器单元。由于由613和617实现的改变，擦除这些存储器单元可为存储器的标准内务处理的部分，例如含有过时的数据的存储器单元块的回收中所使用。替代地，在619擦除这些存储器单元可紧接在617之后执行。
[0088]
虽然参考单个串联连接的存储器单元串描述图6的方法，但可针对存储器单元块的每一串联连接的存储器单元串同时执行所述方法。举例来说，参考图3，可针对具有连接到源极选择线214的源极选择栅极的每一串联连接的存储器单元串同时执行方法。替代地，可针对具有连接到特定漏极选择线215的漏极选择栅极的每一串联连接的存储器单元串同时执行方法。
[0089]
图7是根据另一实施例的操作存储器的方法。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由控制器(例如，控制逻辑116)执行以致使存储器(例如，存储器的相关组件)执行所述方法。
[0090]
在721，可使第一多个存取线和第二多个存取线电学浮动。所述第一多个存取线中的每一存取线可连接到串联连接的存储器单元串的相应存储器单元。用于所述第一多个存取线中的每一存取线的相应存储器单元可经配置用于使用读取操作的数据输出。所述第二多个存取线中的每一存取线可连接到串联连接的存储器单元串的相应存储器单元。用于所述第二多个存取线中的每一存取线的相应存储器单元可经配置为不可使用读取操作来存取。在串联连接的存储器单元串的一个末端连接到第一选择栅极(例如，源极选择栅极)的第一选择线(例如，源极选择线)以及在串联连接的存储器单元串的相对末端连接到第二选择栅极(例如，漏极选择栅极)的第二选择线(例如，漏极选择线)也可电学浮动。
[0091]
参考图3，所述第一多个存取线可对应于主存取线202a0‑
202a
l
和202b0‑
202b
u
。类似地，所述第二多个存取线可对应于虚设存取线202d0‑
202d9。
[0092]
在723，可在使所述第二多个存取线的剩余存取线(例如，所述第二多个存取线的所有剩余存取线)电学浮动(例如，继续电学浮动)的同时，且在使所述第一多个存取线(例如，所述第一多个存取线的所有存取线)电学浮动(例如，继续电学浮动)的同时，将第一编程脉冲(例如，单个第一编程脉冲)施加于所述第二多个存取线中的特定存取线。特定存取线可对应于虚设存取线202d0。
[0093]
在725，可在将通过电压施加到所述第一多个存取线中的任何存取线与所述串联连接的存储器单元串的与所述特定存取线相对的一端之间的所述第二多个存取线中的每一存取线的同时，将第二编程脉冲(例如，单个第二编程脉冲)同时施加于所述第一多个存取线中的每一存取线。继续实例，在所述第一多个存取线中的任何存取线与所述串联连接
的存储器单元串的与所述特定存取线相对的一端之间的所述第二多个存取线中的存取线可包含虚设存取线202d3‑
202d9。
[0094]
在727，可同时擦除用于特定存取线的相应存储器单元和用于所述第一多个存取线中的每一存取线的相应存储器单元。此擦除可为由存储器使用的标准擦除操作，且可进一步包含擦除用于所述第一多个存取线和所述第二多个存取线的每一存取线的相应存储器单元。由于由723和725实现的改变，擦除这些存储器单元可为存储器的标准内务处理的部分，例如含有过时的数据的存储器单元块的回收中所使用。替代地，在727擦除这些存储器单元可紧接在725之后执行。
[0095]
虽然参考图7的方法描述单个串联连接的存储器单元串，但所述第一多个存取线和所述第二多个存取线中的存取线可各自连接到用于多个串联连接的存储器单元串中的每一个的相应存储器单元。
[0096]
图8是可与各种实施例一起使用的映射表800的实例。映射表800可包含多个逻辑地址条目8310‑
831
x
、对应多个物理地址条目8330‑
833
x
，以及对应多个状态条目8350‑
835
x
。每一逻辑地址条目831可包含指示存储器系统(例如，存储器模块101)的逻辑地址的信息。每一物理地址条目833可包含指示对应于对应逻辑地址条目831的存储器系统的物理地址(例如，存储器系统的存储器100的物理地址)的信息。每一状态条目835可包含指示存储于对应物理地址条目835的存储器单元中的数据的数据销毁状态的信息。
[0097]
每一状态条目835可包含一或多个信息数位。状态条目835的第一(例如，或仅)信息数位可指示对应物理地址条目833的数据是否被指定用于数据销毁。举例来说，第一值(例如，逻辑高电平)可指示不期望数据销毁，而第二值(例如，逻辑低电平)可指示期望数据销毁。第一信息数位的值可由存储器系统的第一控制器(例如，处理器130)响应于从例如主机150的外部装置接收的命令而设定(例如，到其第二值)，所述命令指示对应于特定逻辑地址的数据应当被销毁。响应于特定状态条目835的第一信息数位具有其第二值，存储器系统的第一控制器可发起根据用于对应物理地址条目833的存储器单元的实施例操作存储器的方法。存储器系统的第一控制器可进一步响应于第一信息数位具有其第二值而删除对应逻辑地址条目831。
[0098]
状态条目835的第二信息数位可指示是否已针对对应于对应物理地址条目833的存储器单元施加第一编程脉冲。举例来说，第一值(例如，逻辑高电平)可指示尚未施加第一编程脉冲，而第二值(例如，逻辑低电平)可指示已施加第一编程脉冲。存储器系统的第二控制器(例如，用于对应于对应物理地址条目833的存储器100的控制逻辑116)可在施加第一编程脉冲之后更新状态条目835。
[0099]
状态条目835的第三信息数位可指示是否已针对对应于对应物理地址条目833的存储器单元施加第二编程脉冲。举例来说，第一值(例如，逻辑高电平)可指示尚未施加第二编程脉冲，而第二值(例如，逻辑低电平)可指示已施加第二编程脉冲。存储器系统的第二控制器可在施加第二编程脉冲之后更新状态条目835。
[0100]
状态条目835的第四信息数位可指示对应于对应物理地址条目833的存储器单元是否已经擦除。举例来说，第一值(例如，逻辑高电平)可指示存储器单元尚未擦除，而第二值(例如，逻辑低电平)可指示存储器单元已经擦除。存储器系统的第二控制器可在擦除存储器单元之后更新状态条目835。
[0101]
在映射表800表示非易失性存储装置位置的情况下，状态条目835可用以从功率损耗中恢复。如前所述，保持电容(例如，电容138)可在电力供应器的故障或移除的情况下对存储器系统提供电力达某个有限时间量。根据各种实施例施加第一编程脉冲可具有足够低功率要求而准许使若干存储器单元块中的数据不可存取，即使在指定用于数据销毁的存储器单元之后发生功率损耗事件的情况下也是如此。然而，可能不存在施加第二编程脉冲和/或擦除存储器单元的足够剩余功率。如果经历功率损耗事件，那么第一控制器响应于功率的恢复可发起响应于各种状态条目835的适当动作。在状态条目835仅含有第一信息数位的情况下，第一控制器可简单地重复全部对应方法。在额外状态信息可用的情况下，第一控制器可在不指示完成的步骤处开始对应方法。
[0102]
总结
[0103]
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可以取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多调适。因此，本申请意图涵盖实施例的任何调适或变型。

技术特征：
1.一种设备，其包括：串联连接的存储器单元串，其包括多个主存储器单元和多个虚设存储器单元；多个虚设存取线，所述多个虚设存取线中的每一虚设存取线连接到所述多个虚设存储器单元中的相应虚设存储器单元的控制栅极；多个主存取线，所述多个主存取线中的每一主存取线连接到所述多个主存储器单元中的相应主存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：将第一编程脉冲施加到所述多个虚设存储器单元中的特定虚设存储器单元的所述相应虚设存取线，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到足以致使所述特定虚设存储器单元在对所述串联连接的存储器单元串的读取操作期间保持去活的电压电平；以及将第二编程脉冲同时施加到所述多个主存取线中的每一主存取线，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。2.根据权利要求1所述的设备，其中所述控制器进一步经配置以致使所述设备进行以下操作：同时擦除所述特定虚设存储器单元和所述多个主存储器单元。3.根据权利要求1所述的设备，其进一步包括：其中所述串联连接的存储器单元串是多个串联连接的存储器单元串中的特定串联连接的存储器单元串；其中所述多个虚设存取线中的每一虚设存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应虚设存储器单元的控制栅极；且其中所述多个主存取线中的每一主存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应主存储器单元的控制栅极。4.根据权利要求1所述的设备，其中所述第二编程脉冲的电压电平低于所述第一编程脉冲的电压电平。5.根据权利要求1所述的设备，其中所述控制器经配置以致使所述设备将所述第二编程脉冲同时施加到所述多个主存取线中的每一主存取线，所述第二编程脉冲足以增加所述多个主存储器单元的至少所述部分的所述阈值电压包括所述第二编程脉冲的电压电平足以增加连接到所述多个主存取线中的每一主存取线的所述主存储器单元的至少一半的所述阈值电压。6.根据权利要求1所述的设备，其中所述多个主存储器单元中的每一主存储器单元经配置用于在相应读取操作期间的数据输出，且其中所述多个虚设存储器单元中的每一虚设存储器单元经配置为在读取操作期间不可存取。7.根据权利要求1所述的设备，其中所述特定虚设存储器单元比所述多个虚设存储器单元中的任何其它虚设存储器单元更靠近所述串联连接的存储器单元串的特定末端。8.根据权利要求7所述的设备，其中所述串联连接的存储器单元串的所述特定末端是所述串联连接的存储器单元串的源极侧末端。9.根据权利要求8所述的设备，其中所述控制器进一步经配置以致使所述设备在将所
述第二编程脉冲同时施加到所述多个主存取线中的每一主存取线的同时使所述串联连接的存储器单元串的所述特定末端隔离于共同源极。10.根据权利要求7所述的设备，其中所述控制器进一步经配置以致使所述设备在将所述第二编程脉冲同时施加到所述多个主存取线中的每一主存取线的同时将通过电压施加到所述多个主存取线中的任何主存取线与所述串联连接的存储器单元串的不同末端之间的所述多个虚设存取线中的每一虚设存取线。11.一种设备，其包括：串联连接的存储器单元串，其连接于共同源极与数据线之间且包括多个主存储器单元和多个虚设存储器单元；多个虚设存取线，所述多个虚设存取线中的每一虚设存取线连接到所述多个虚设存储器单元中的相应虚设存储器单元的控制栅极；多个主存取线，所述多个主存取线中的每一主存取线连接到所述多个主存储器单元中的相应主存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：将所述多个虚设存储器单元中的特定虚设存储器单元连接到所述共同源极且使所述特定虚设存储器单元隔离于所述数据线；将第一编程脉冲施加到所述特定虚设存储器单元的所述控制栅极，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到比在对所述串联连接的存储器单元串的读取操作期间将由所述特定虚设存储器单元接收的预定通过电压高的电压电平；使所述多个主存储器单元中的每一主存储器单元隔离于所述共同源极且将所述多个存储器单元的每一主存储器单元连接到所述数据线；以及将第二编程脉冲同时施加到所述多个主存储器单元中的每一主存储器单元的控制栅极，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。12.根据权利要求11所述的设备，其中所述特定虚设存储器单元是所述多个虚设存储器单元中最接近于所述共同源极的所述虚设存储器单元，其中所述特定虚设存储器单元连接到所述多个虚设存取线中的特定虚设存取线，且其中所述控制器经配置以致使所述设备将所述特定虚设存储器单元连接到所述共同源极且使所述特定虚设存储器单元隔离于所述数据线包括所述控制器经配置以致使所述设备激活所述特定虚设存储器单元与所述共同源极之间的源极选择栅极，且使所述多个虚设存取线中邻近于所述特定虚设存取线的虚设存取线电学浮动。13.根据权利要求12所述的设备，所述控制器经配置以致使所述设备使所述多个虚设存取线中邻近于所述特定虚设存取线的所述虚设存取线电学浮动包括所述控制器经配置以致使所述设备使所述多个虚设存取线中除所述特定虚设存取线外的每一虚设存取线电学浮动，且使所述多个主存取线中的每一主存取线电学浮动。14.根据权利要求11所述的设备，其进一步包括：修整寄存器；其中指示所述预定通过电压的电压电平的信息经存储到所述修整寄存器。15.根据权利要求14所述的设备，其中存储到所述修整寄存器的指示所述预定通过电
压的所述电压电平的所述信息对所述设备的用户是不可存取的。16.根据权利要求11所述的设备，其中所述控制器经配置以致使所述设备使所述多个主存储器单元中的每一主存储器单元隔离于所述共同源极包括所述控制器经配置以致使所述设备将所述多个主存储器单元与所述共同源极之间的选择栅极去活。17.根据权利要求16所述的设备，其中所述控制器经配置以致使所述设备使所述多个主存储器单元中的每一主存储器单元隔离于所述共同源极进一步包括所述控制器经配置以致使所述设备将所述特定虚设存储器单元去活。18.根据权利要求17所述的设备，其中所述控制器经配置以致使所述设备使所述多个主存储器单元中的每一主存储器单元隔离于所述共同源极进一步包括所述控制器经配置以致使所述设备激活所述多个主存储器单元与所述特定虚设存储器单元之间的所述多个虚设存储器单元中的至少一个虚设存储器单元。19.一种设备，其包括：串联连接的存储器单元串，其连接于共同源极与数据线之间；第一多个存取线，所述第一多个存取线中的每一存取线连接到经配置用于使用读取操作的资料输出的所述串联连接的存储器单元串中的相应存储器单元的控制栅极；第二多个存取线，所述第二多个存取线中的每一存取线连接到经配置为不可使用读取操作存取的所述串联连接的存储器单元串中的相应存储器单元的控制栅极；以及控制器，其用于所述串联连接的存储器单元串的存取，其中所述控制器经配置以致使所述设备进行以下操作：使所述第一多个存取线和所述第二多个存取线电学浮动；在使所述第二多个存取线中的剩余存取线电学浮动的同时且在使所述第一多个存取线电学浮动的同时将第一编程脉冲施加到所述第二多个存取线中的特定存取线；在将通过电压施加到所述第一多个存取线中的任何存取线与所述串联连接的存储器单元串的与特定存取线相对的一端之间的所述第二多个存取线中的每一存取线的同时，将第二编程脉冲施加到所述第一多个存取线中的每一存取线；以及同时擦除用于所述特定存取线的相应存储器单元和用于所述第一多个存取线中的每一存取线的相应存储器单元。20.根据权利要求19所述的设备，其进一步包括：其中所述串联连接的存储器单元串是多个串联连接的存储器单元串中的特定串联连接的存储器单元串；其中所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串选择性地连接到所述共同源极；其中所述第一多个存取线中的每一存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应存储器单元的控制栅极；且其中所述第二多个存取线中的每一存取线连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串的相应存储器单元的控制栅极。21.根据权利要求19所述的设备，其中所述控制器经配置以致使所述设备在使所述第二多个存取线中的所述剩余存取线电学浮动的同时将所述第一编程脉冲施加到所述第二多个存取线中的所述特定存取线包括所述控制器经配置以致使所述设备在使所述第二多
个存取线中除所述第二多个存取线中的所述特定存取线外的所有存取线电学浮动的同时将所述第一编程脉冲施加到所述第二多个存取线中的所述特定存取线。22.根据权利要求19所述的设备，其中所述第一编程脉冲具有预期造成连接到所述第二多个存取线中的所述特定存取线的每一存储器单元的阈值电压增加的电压电平。23.根据权利要求19所述的设备，其中所述第二编程脉冲具有预期造成连接到所述第一多个存取线中的每一存取线的若干存储器单元的阈值电压增加超过所述设备的错误校正能力的电压电平。24.根据权利要求19所述的设备，其中所述第二编程脉冲具有预期造成超过连接到所述第一多个存取线中的每一存取线的存储器单元总数目的一半的数目的连接到所述第一多个存取线中的每一存取线的存储器单元的阈值电压增加的电压电平。25.根据权利要求19所述的设备，其中所述第二编程脉冲具有预期造成连接到所述第一多个存取线中的每一存取线且具有小于特定电压电平的阈值电压的存储器单元的阈值电压增加的电压电平。
技术总结
本公开涉及用于快速数据销毁的设备和方法。具有包括多个主存储器单元和多个虚设存储器单元的串联连接的存储器单元串的设备可具有控制器，所述控制器经配置以致使所述设备将第一编程脉冲施加到所述多个虚设存储器单元中的特定虚设存储器单元，所述第一编程脉冲足以将所述特定虚设存储器单元的阈值电压增加到足以致使所述特定虚设存储器单元在对所述串联连接的存储器单元串的读取操作期间保持去活的电压电平，且将第二编程脉冲同时施加到所述多个主存储器单元中的每一主存储器单元，所述第二编程脉冲足以增加所述多个主存储器单元的至少一部分的阈值电压。单元的至少一部分的阈值电压。单元的至少一部分的阈值电压。


技术研发人员：张正宜 许丹 T
受保护的技术使用者：美光科技公司
技术研发日：2020.12.29
技术公布日：2021/7/15