相关申请的交叉引用
本申请要求2019年6月26日提交的美国非临时申请序列号16/453202的优先权和权益。
背景技术：
1.技术领域
符合示例性实施方案的系统、装置和方法涉及三维(3d)nand闪存存储器的扫描，并且更具体地涉及局部页面感测(pps)，包括对3dnand闪存存储器设备的未选择的局部页面的位线(bl)的偏置。
2.相关领域的描述
3dnand闪存存储器是一种类型的非易失性闪存存储器，其中存储器单元竖直堆叠在多个层中。开发3dnand以解决在缩放二维(2d)nand技术中遇到的挑战，从而以较低的每位成本实现较高的密度。
存储器单元是能够存储电子信息的电子设备或部件。非易失性存储器可利用浮栅晶体管、电荷俘获晶体管或其他晶体管作为存储器单元。调整浮栅晶体管或电荷俘获晶体管的阈值电压的能力允许晶体管充当非易失性存储元件(即，存储器单元)，诸如存储单个数据位的单级单元(slc)。在一些情况下，可通过编程和读取多个阈值电压或阈值电压范围来提供每存储器单元多于一个的数据位(例如，在多级单元中)，此类单元包括但不限于每单元存储两个位的多级单元(mlc)；每单元存储三个位的三级单元(tlc)；以及每单元存储四个位的四级单元(qlc)。
图1示出了示例性3dnand存储器100的图示。存储器100包括在基板34(诸如硅基板)上方单片形成的多个物理层。
存储元件，例如存储器单元301，在物理层中被布置成阵列。存储器单元301包括位于字线300与导电沟道42之间的电荷俘获结构44。电荷可经由导电沟道42相对于字线300的偏置而被注入电荷俘获结构44中或从电荷俘获结构44被汲取，例如，电荷俘获结构44可以包括氮化硅，并且可以通过栅极电介质(诸如氧化硅)与字线300和导电沟道42分开。电荷捕集结构44中的电荷量影响在存储器单元301的读取操作期间通过导电沟道42的电流量，并指示存储在存储器单元301中的一个或多个位值。
3d存储器100包括多个擦除块80。每个块80包括包括字线300的堆叠的物理层的“竖直切片”。多个导电沟道42(具有基本上竖直的取向，如图1所示)延伸穿过字线300的堆叠。每个导电沟道42耦接到每个字线300中的存储元件，从而形成沿着导电沟道42延伸的存储元件的nand串。为了清楚地说明，图1示出了三个块80、每个块80中的五个字线300以及每个块80中的三个导电沟道42。然而，3d存储器100可具有多于三个块，每个块多于五个字线，并且每个块多于三个导电沟道。
读/写电路68经由多条导电线耦接到导电沟道420：位线，被示出为导电沟道的第一端部处的第一位线bl0、第二位线bl1和第三位线bl2(例如，最远离基板34的端部)；以及源极线，被示出为导电沟道的第二端部处的第一源极线sl0、第二源极线sl1和第三源极线sl2(例如，更靠近基板234或在基板234内的端部)。读/写电路68被例示为经由“p”控制线耦接到位线bl0-bl2，经由“m”控制线耦接到源极线sl0-sl2，以及经由“n”控制线耦接到字线300。p、m和n中的每一者可具有基于3d存储器100的特定配置的正整数值。
导电沟道42中的每个导电沟道在第一端部处耦接到位线bl，并且在第二端部处耦接到源极线sl。因此，一组导电沟道42可以串联耦接到特定位线bl和不同源极线sl。
应当注意，虽然每个导电沟道42被示出为单个导电沟道，但导电沟道42中的每个导电沟道可包括呈堆叠构型的多个导电沟道。堆叠构型中的多个导电沟道可由一个或多个连接器耦接。此外，如本领域技术人员将理解的，可包括附加层和/或晶体管(未示出)。
读/写电路68促进和/或实现在3d存储器100上执行的读和写操作。例如，数据可以存储到耦接到字线300的存储元件，并且读/写电路68可以使用一个或多个感测块36从存储器单元301读取位值。
读/写电路68包括一个或多个感测块36。该感测块36用于读取或感测存储在存储器单元301中的一个或多个值，在一种方法中，为一组nand串提供一个感测块36，每个nand串耦接到特定位线bl。每个感测块36可包括存储器控制器(图1中未示出)。每个感测块36还包括用于每个nand串的感测模块。另选地，感测块36可以耦接到位线的间隔，诸如偶数或奇数位线。
在读取操作期间，控制器可以从主机装置诸如计算机、智能电话或膝上型计算机接收请求。控制器可以通过向控制线施加适当的信号以使所选择的字线的存储元件被感测来使读取/写入电路68从3d存储器100的特定存储元件读取位。因此，具有呈叠堆构型的多个导电沟道的3d存储器100可被配置为从一个或多个存储元件读取数据并将数据写入一个或多个存储元件。
图2a和图2b示出了在感测操作期间的示例性相邻位线、施加到位线的驱动信号以及所得的阵列信号。图2a示出了在感测操作期间的三个示例性相邻位线，其中如图所示，驱动信号被施加到三个位线中的每一个位线。例如，驱动信号可从0v斜升至0.5v。如本领域技术人员将理解的，当信号被施加到驱动线(例如，图2a中的位线)时，所得的阵列信号将经历一些延迟，从而导致阵列信号的“圆滑”，如图2a所示。就图2a而言，将相同的驱动信号施加到所有位线，因此位线之间不存在相互作用，并且在相邻位线之间不产生电容。因此，对应的阵列信号快速斜升至最终的5v，如图2a的陡峭上升沿所示。
图2b示出了在感测操作期间的三个示例性相邻位线，其中仅驱动中心位线，例如从0v到0.5v，并且其他位线保持在0v。在这种情况下，驱动位线与相邻位线的电压之间存在差异，从而引起中心位线与相邻位线之间的电容耦合，如图所示。因此，该电容减缓了对应于中心位线的阵列信号的斜率。此时，由于电容耦合，对应于非驱动位线的阵列信号在斜降回到0v之前少量斜升。
因此，重要的是，当驱动位线与保持在0v的位线相邻时，对应的阵列信号缓慢斜升。
在3dnand字线的编程期间，编程循环包括三个阶段：预充电阶段、编程阶段和验证阶段。在预充电阶段期间，将非常低的预充电电压施加至正被编程的所有单元。在编程阶段期间，编程电压(vpgm)被施加至特定字线并且通过电压(vusel)被施加至其他字线，vpgm可以是例如20v。在验证阶段期间，将验证电压(vcgrv)施加至特定字线，并且将位线电压(vblc)施加至位线，然后执行感测。vblc可为例如0.3v。如果在施加vblc之后太快执行感测，则感测操作的定时是重要的，对于完全斜升而言没有足够的时间，并且感测不准确。另选地，如果感测延迟太长，则编程时间增加并降低编程性能。
在一些情况下，对于高性能应用，可以使用局部页面编程(ppp)和局部页面感测(pps)，而不是整个串(即“页面”)被编程，其中页面被分成两个或更多个“局部页面”，并且一次仅对局部页面中的单个局部页面进行编程。由于独特的3dnand多串架构，ppp和pps仅与单级单元(slc)结合使用。pps旨在提供更快的感测(用于读取和验证操作)和更低的同类相关系数(icc)。
图3示出了3dnand存储器中的单元层的剖视图，并且示出了四个单元串(串0、串1、串2和串3)。竖直线表示连接到所示单元的位线。图3示出了被分成两个局部页面的串0。在这种情况下，块被分成两个局部页面，每个局部页面包括块中50％的存储器单元。使用被分成两个局部页面的块进行的感测被称为1/2局部页面感测(2pps)。当块被分成四个局部页面时，每个局部页面包括25％的单元，感测被称为1/4局部页面感测(4ppp)。
图4a、图4b和图4c例示了完整页面感测、1/2局部页面感测(2ppp)和1/4局部页面感测(4ppp)以及对应位线的图示。
图4a提供了对串0执行的完整页面感测的图示。在其中执行完整页面感测的编程循环的验证阶段期间，验证电压vblc(例如，0.3v)被施加到所有位线，如图4a中的粗实线所示。因此，相同的电压vblc被施加到所有相邻位线。
图4b提供了在串0的一个局部页面上执行的1/2局部页面感测(2pps)的图示。根据该示例，局部页面包括前两行存储器孔或最后两行存储器孔。因此，vblc仅应用于前两行或最后两行存储器孔，并且其他局部页面接地。由于位线交错，这对应于“相间bl充电”，意味着vblc被施加到每隔一个的位线(即，相间位线)，如图4b中的粗实线所示。在这种情况下，选择pp#1并且对应于pp#1的位线(以粗黑线示出)被驱动至vblc。虚线所示的对应于未选择的pp#0的相邻位线接地。应当注意，虽然某些位线用虚线表示以便与用实线表示的那些位线区分开，但是所有位线都是其中没有间断的连续导体。因此，充电至vblc(例如，0.3v)的每个位线与保持在0v的两个位线相邻。
图4c提供了在串0的一个局部页面上执行的1/4局部页面感测(4pps)的图示。根据该示例，局部页面包括前两行存储器孔中的一半或最后两行存储器孔中的一半。请注意，虽然仅示出pp#0、pp#1、pp#2和pp#3中的每一者的一个区域，但这仅仅是最小的可重复物理单元。换句话讲，可重复所示的区域，包括pp#0、pp#1、pp#2和pp#3。因此，vblc仅应用于一个局部页面并且其他局部页面接地。在这种情况下，选择pp#2并且对应于pp#2的位线(以粗实线示出)被驱动到vblc。对应于虚线所示的未选择的pp#0、pp#1和pp#3的位线接地。这对应于为pp#2和pp#0的位线进行相间bl充电。
图5a和图5b示出了与其中页面被分成两个局部页面的2pps相比的完整页面感测的不同感测时间(图5a)。如上所述，pps旨在提供更快的感测，因为仅一部分串被感测。然而，如图5a和图5b所示，发明人已发现pps在编程期间显示出显著的失效。具体地讲，pps出乎意料地需要比完整页面感测长得多的验证时间，并且icc也出乎意料地高。因此，这是致使相关技术ppp和pps操作实际无用的明显问题。
如上所述，对于相关技术2pps，相间位线充电导致相邻位线之间的强位线-位线电容耦合，从而导致上面参考图2b描述的缓慢感测/读取时间。同样，对于相关技术4pps，当感测到一个局部页面时，充电至vblc的位线与另一个局部页面的位线交错，并且位线之间的位线-位线电容耦合显著减慢感测/读取时间。
技术实现要素：
示例性实施方案可解决至少上述问题和/或缺点以及上文未描述的其他缺点。另外，不需要示例性实施方案来克服上述缺点，并且可能不克服上述任何问题。
根据示例性实施方案的一个方面，局部页面感测方法可包括将位线电压施加至存储器单元阵列的第一位线，其中该存储器单元阵列包括多个存储器单元串，每个存储器单元串被划分成多个局部页面，该多个局部页面包括连接到该第一位线的第一局部页面和连接到与该第一位线交错的第二位线的第二局部页面。该方法还包括，在将位线电压施加到第一位线时，使第二位线浮动，以及另外地，在第一局部页面内进行读取存储器单元或感测存储器单元中的一者。
除了连接到第一位线的第一局部页面和连接到与第一位线交错的第二位线的第二局部页面之外，局部页面还可以包括连接到第三位线的第三局部页面，以及连接到与第三位线交错的第四位线的第四局部页面。该方法还可以包括，在将位线电压施加到第一位线并使第二位线浮动时，使第三位线和第四位线接地。
该方法还可以包括，在将位线电压施加到第一位线并使第二位线浮动时，使第三位线和第四位线浮动。
该方法还可以包括，在向第一位线施加位线电压时：使第三位线接地；使作为第四位线之一的边界第四位线浮动，该边界第四位线与第一位线之一相邻；以及使不与第一位线中的任一第一位线相邻的第四位线接地。
该方法还可以包括，在向第一位线施加位线电压时：使第三位线接地；向作为第四位线之一的边界第四位线施加验证电压，该边界第四位线与第一位线之一相邻；以及使不与第一位线中的任一第一位线相邻的第四位线接地。
根据另一个示例性实施方案的一个方面，非易失性存储器存储系统包括：耦接到字线的存储器单元阵列，该存储器单元阵列包括多个存储器单元串，每个存储器单元串被划分成多个局部页面，该多个局部页面包括连接到第一位线的第一局部页面和连接到与该第一位线交错的第二位线的第二局部页面；以及包括操作电路和感测电路的局部页面电路。该操作电路被配置为将位线电压施加到第一位线，并且在将位线电压施加到第一位线时，使第二位线浮动。该感测电路被配置为执行第一局部页面内的读取存储器单元和感测存储器单元中的一者。
该操作电路可被进一步配置为在将位线电压施加到第一位线的同时，使第三位线和第四位线接地。
该操作电路可被进一步配置为在将位线电压施加到第一位线的同时，使第三位线和第四位线浮动。
该操作电路还可被配置为在将位线电压施加到第一位线的同时：使第三位线接地；使作为第四位线之一的边界第四位线浮动，该边界第四位线与第一位线之一相邻；以及使不与第一位线中的任一第一位线相邻的第四位线接地。
根据示例性实施方案的另一个方面，可提供一种非易失性计算机可读介质，该非易失性计算机可读介质上记录有程序，该程序当由处理器执行时，使得该处理器执行根据上文讨论的方面中的一个或多个方面的方法。
附图说明
通过以下结合附图对示例性实施方案的描述，上述和/或其他方面将变得显而易见且更易于理解，其中：
图1示出了示例性3dnand存储器100的图示；
图2a和图2b示出了在感测操作期间的示例性相邻位线、施加到位线的驱动信号以及所得的阵列信号；
图3示出了3dnand存储器中的单元层的剖视图；
图4a、图4b和图4c分别例示了完整页面感测、1/2局部页面感测(2pps)和1/4局部页面感测(4pps)以及对应位线的图示；
图5a和图5b示出了与2pps相比的完整页面感测的不同感测时间(图5a)；
图6a和图6b分别是根据相关技术和根据示例性实施方案的2pps的图解说明；
图7示出了与图6a的相关技术相比，根据图6b的示例性实施方案的斜升速度的示例性改进；
图8a、图8b、图8c和图8d是根据相关技术(图8a)和示例性实施方案(图8b、图8c和图8d)的4pps的图解说明；
图9是示出根据一个示例性实施方案的被配置为实现pps的系统和设备的示意性框图；并且
图10是示出根据一个示例性实施方案的局部页面电路的框图。
具体实施方式
现在将详细参考在附图中示出的示例性实施方案，其中类似的附图标号始终表示类似的元件。就这一点而言，示例性实施方案可具有不同的形式，并且不可理解为限于本文所阐述的描述。
应当理解，当用于本说明书中时，术语“包括(“including”、“comprise”和/或“comprising”)”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除其存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组。
还应当理解，虽然术语“第一”、“第二”、“第三”等和“主要”、“辅助”等在本文中可用于描述各种操作、元件、部件、区域、层和/或区段，但这些操作、元件、部件、区域、层和/或区段可不受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或区段与另一个元件、部件、区域、层或区段区分开。
如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。诸如“……中的至少一者(个)”的表述，当在元素列表之前时，修饰整个该元素列表并且不修饰列表中的各个元素。此外，本说明书中所述的术语诸如“单元”、“-计”“-器”、“模块”和“装置”是指用于执行至少一个功能或操作的元件，并且可在硬件、软件或硬件和软件的组合中实现。
各种术语用于指代特定的系统部件。不同的公司可能以不同的名称指代部件–该文档并不旨在区分名称不同而不是功能不同的部件。
对于这些示例性实施方案所属技术领域的普通技术人员显而易见的这些示例性实施方案的问题的详细描述可从此省略。
如上所述，相关技术2pps和4pps的问题在于相间位线充电导致强位线-位线电容耦合并减慢斜坡上升。
图6a和图6b分别是根据相关技术和根据示例性实施方案的2pps的图解说明；如图6a所示，对应于选择的pp#1的位线(以粗实线示出)被驱动至vblc，并且对应于未选择的pp#0的位线(以虚线示出)接地。如上所述，这导致相邻位线之间的不期望的电容耦合以及长感测/读取时间。
根据图6b所示的示例性实施方案，未选择的局部页面中的单元被浮动而不是接地。因此，对应于选择的pp#1的位线(被示出为粗实线)被驱动至vblc，并且对应于未选择的pp#0的单元的被浮动的位线被示出为细实线。与未选择的位线接地的相关技术相比，未选择的位线的浮动导致显著减小的电容耦合，从而导致所选择的局部页面中更快的斜升/斜降速度，以及更短的感测/读取时间。
图7示出了与图6a的相关技术相比，根据图6b的示例性实施方案的斜升速度的示例性改进。如图所示，图6b的示例性实施方案(其中对应于未选择的局部页面的位线浮动)可提供显著更快的斜升时间，这导致更快的感测/读取时间。
图8a、图8b、图8c和图8d是根据相关技术(图8a)和示例性实施方案(图8b、图8c和图8d)的4pps的图解说明。如图8a所示，对应于选择的pp#2的位线(以粗实线示出)被驱动至vblc，并且对应于未选择的pp#0、pp#1和pp#3的位线(以虚线示出)接地。如上所述，这导致不期望的电容耦合以及长感测/读取时间。
根据图8b所示的示例性实施方案，未选择的局部页面中对应于与选择的局部页面的位线交错的位线的单元浮动而不是接地，并且对应于其他未选择的局部页面的位线接地。与未选择的位线接地的相关技术相比，未选择的、交错的位线的浮动导致显著减小的电容耦合，从而导致所选择的局部页面中更快的斜升/斜降速度，以及更短的感测/读取时间。如图8b所示，对应于所选择的pp#2的位线(被示出为粗实线)被驱动至vblc。对应于未选择的pp#0的位线被浮动，该位线在物理上与选择的pp#2的位线相邻并且被示为细实线。对应于未选择的pp#1和pp#3的位线被示出为虚线并且接地。与未选择的局部页面的所有位线接地的相关技术相比，这种布置导致所选择的局部页面中更快的斜升/斜降速度，以及更短的感测/读取时间。
然而，需注意，根据图8b的示例性实施方案，所选择的局部页面#2的位线中的一个位线(被驱动至vblc)与未选择的局部页面#1的位线(被接地)相邻。这可导致与所选择的局部页面#2的该单个位线相关联的单元的不期望的电容耦合和更长的感测/读取时间。
根据图8c所示的示例性实施方案，如在图8b的示例性实施方案中，与跟所选择的局部页面的位线交错的位线对应的未选择的局部页面中的单元浮动而不是接地。然而，与图8b的示例性实施方案相比，未选择的pp#1的位线中的一个位线浮动，如细实线所示。pp#1的单个未选择位线的这种浮动解决了关于所选择的pp#3的单个位线的上述问题。
根据图8d所示的示例性实施方案，所有未选择的局部页面pp#0、pp#1和pp#3中的单元浮动而不是接地。如关于图8b和图8c的实施方案所讨论的，与相关技术相比，未选择的位线的浮动导致电容耦合显著减小，从而导致斜升/斜降速度更快并且感测/读取时间更短。
图9是示出根据上文所述示例性实施方案的被配置为实现pps的系统200和设备250的示意性框图。计算设备250包括用于存储器设备220的存储器介质222的一个或多个局部页面电路240。
存储器设备220可至少部分地在计算设备250的存储器系统200上操作和/或与之通信，该计算设备可包括处理器211、易失性存储器212和通信接口213。处理器211可包括一个或多个中央处理单元(cpu)、一个或多个通用处理器、一个或多个专用处理器、一个或多个处理器内核等。
局部页面电路240可设置在存储器元件223的边缘和/或周边处或朝向该边缘和/或周边设置，邻近和/或靠近存储器介质222阵列，类似于上文关于图1讨论的读取/写入电路。另选地，局部页面电路240可设置在集成电路设备的与存储器介质222阵列不同的级、层和/或平面上(例如，处于该阵列下方、与该阵列平行且从该阵列偏移等的cmos或其他电路)。该局部页面电路可自动执行本文所述的示例性实施方案，包括但不限于例如自动施加vblc、自动施加接地电压到一个或多个位线、自动使一个或多个位线浮动、自动限定两个或更多个局部页面、自动选择该两个或更多个局部页面中的一个局部页面用于编程和/或读取/扫描，并且通过读取该存储元件的单元的位值和/或感测该存储元件的单元的该阈值电压(vt)来自动执行读取和/或扫描。
图10是示出根据一个示例性实施方案的局部页面电路240的框图。局部页面电路240可包括操作电路252，该操作电路可为被配置为自动施加vblc、自动施加接地电压到一个或多个位线、以及自动使一个或多个位线浮动的任何电路。该局部页面电路还可包括感测电路，该感测电路可为被配置为通过读取单元的位值和/或感测单元的阈值电压(vt)来自动执行对所选择的局部页面的读取和/或扫描的任何电路。
存储器设备220可相对于计算设备210设置在任何一个或多个各种位置，并且可包括一个或多个存储器元件223，诸如半导体芯片或封装件或设置在一个或多个印刷电路板、存储外壳和/或其他机械和/或电支撑结构上的其他集成电路设备。例如，存储器设备220可包括一个或多个直插式存储器模块(dimm)卡、一个或多个扩展卡和/或子卡、存储器卡、通用串行总线(usb)驱动器、固态驱动器(ssd)或其他硬盘驱动器装置，并且/或者可具有另一个存储器和/或存储形状因数。存储器设备220可与计算设备210的主板集成和/或安装在该主板上，安装在计算设备210的端口和/或插槽中，安装在不同计算设备210上，和/或网络215上的专用存储设备上，通过外部总线(例如，外部硬盘驱动器)与计算设备210通信等。
存储器介质222的元件223可包括易失性存储器介质222，诸如随机存取存储器(ram)、动态ram(dram)、同步dram(sdram)、双倍数据速率(ddr)sdram、静态ram(sram)、晶闸管ram(t-ram)、零电容ram(z-ram)等。另选地，存储器介质222的元件223可包括非易失性存储器介质222，诸如reram、忆阻器存储器、可编程金属化单元存储器、相变存储器(pcm、pcme、pram、pcram、双向统一存储器、硫属化物ram或c-ram)、nand闪存存储器(例如，2dnand闪存存储器、3dnand闪存存储器)、nor闪存存储器、纳米随机存取存储器(纳米ram或nram)、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、硅-氧化物-氮化物-氧化物-硅(sonos)存储器、可编程金属化单元(pmc)存储器、导电桥接ram(cbram)、磁阻ram(mram)、磁存储介质(例如，硬盘、磁带)、光存储介质等。因此，存储器设备220可依赖于例如存储的电压水平或存储的电阻水平。在某些实施方案中，存储器介质222的一个或多个元件223包括存储级存储器(scm)。上文关于图1所述的3dnand存储器是存储器介质222的元件223的一个示例。
存储器设备220可设置在处理器211的存储器总线上(例如，在与易失性存储器212相同的存储器总线上，在与易失性存储器212不同的存储器总线上，代替易失性存储器212等)。另选地，存储器设备220可设置在计算设备210的外围总线上，诸如外围部件高速互连(pciexpress或pcie)总线、串行高级技术附件(sata)总线、并行高级技术附件(pata)总线、小型计算机系统接口(scsi)总线、firewire总线、光纤通道连接、通用串行总线(usb)、pcie高级交换(pcie-as)总线等。另选地，存储器设备220可设置在数据网络215上，诸如以太网、infiniband网络、通过网络215的小型计算机系统接口(scsi)远程直接内存访问(rdma)、存储区域网络(san)、局域网(lan)、广域网(wan)诸如互联网、另一个有线和/或无线网络215等。
计算设备250可另外包括非暂态计算机可读存储介质214。该计算机可读存储介质214可具有存储在其上的可执行指令，该可执行指令被配置为使得计算设备210(例如，处理器211)执行根据本文所述的一个或多个示例性实施方案的操作。
局部页面电路240可包括存储器元件223的硬件、设备驱动程序的计算机可执行程序代码、存储器控制器226的固件和/或用于存储器元件223的存储器介质控制器、另一电子部件等。局部页面电路240可集成在存储器元件223(例如，芯上局部页面电路240和/或其他集成硬件)上。非易失性存储器控制器226可以通过总线227通信地耦接到非易失性存储器介质222。
存储器设备220可包括管理一个或多个存储器设备220和/或存储器元件223的存储器控制器226，其中一个或多个存储器设备220和/或存储器元件223可包括芯上局部页面电路240。一个或多个存储器设备220可包括记录、存储器和/或存储设备，诸如一个或多个固态存储设备和/或一个或多个半导体存储设备，其被布置和/或划分为多个可寻址的介质存储位置。如本文所用，介质存储位置是指存储器的任何物理单元(例如，存储器装置220上的任何数量的物理存储介质)。存储器单元和/或区域可包括但不限于：物理存储位置的页面、存储器分区、块、扇区、集合或集(例如逻辑页面、逻辑块)等。
图10所示的局部页面电路240可通过如关于图1所讨论的位线、源极线和字线耦接到存储器元件223的导电沟道。以这种方式，局部页面电路可将vblc应用于位线中的一个或多个位线，并且/或者可使位线中的任何一个或多个位线接地或浮动。感测电路251可以从存储器元件223的存储器单元读取位值，或者可以在验证操作中感测存储器元件的存储器单元的阈值电压。
应当理解，本文所述的示例性实施方案可仅在描述性意义上考虑，而不是出于限制的目的。每个示例性实施方案内的特征或方面的描述可被认为可用于其他示例性实施方案中的其他类似特征或方面。
尽管已结合附图描述了示例性实施方案，但本领域的普通技术人员应当理解，在不脱离以下权利要求书所限定的精神和范围的情况下，可对本发明进行形式和细节上的各种改变。
1.一种局部页面感测方法，包括：
将位线电压(vblc)施加至存储器单元阵列的第一位线，其中所述存储器单元阵列包括多个存储器单元串，每个存储器单元串被划分成多个局部页面，所述多个局部页面包括连接到所述第一位线的第一局部页面和连接到与所述第一位线交错的第二位线的第二局部页面；
在将所述vblc施加至所述第一位线时，使所述第二位线浮动；以及
在所述第一局部页面内进行读取存储器单元和感测存储器单元中的一者。
2.根据权利要求1所述的方法，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线并使所述第二位线浮动时，使所述第三位线和所述第四位线接地。
3.根据权利要求1所述的方法，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线并使所述第二位线浮动时，使所述第三位线和所述第四位线浮动。
4.根据权利要求1所述的方法，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线时：
使所述第三位线接地，
使作为所述第四位线之一的边界第四位线浮动，所述边界第四位线与所述第一位线之一相邻，以及
使不与所述第一位线中的任一第一位线相邻的所述第四位线接地。
5.一种非易失性存储器存储系统，包括：
存储器单元阵列，所述存储器单元阵列耦接到字线，所述存储器单元阵列包括多个存储器单元串，每个存储器单元串被划分成多个局部页面，所述多个局部页面包括连接到所述第一位线的第一局部页面和连接到与所述第一位线交错的第二位线的第二局部页面；和
局部页面电路，所述局部页面电路包括操作电路和感测电路；
其中所述操作电路被配置为将位线电压(vblc)施加至所述第一位线，并且在将所述vblc施加至所述第一位线时，使所述第二位线浮动，并且
其中所述感测电路被配置为在所述第一局部页面内执行读取存储器单元和感测存储器单元中的一者。
6.根据权利要求5所述的系统，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面；并且
其中所述操作电路被进一步配置为在将所述vblc电压施加到所述第一位线的同时，使所述第三位线和所述第四位线接地。
7.根据权利要求5所述的系统，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面；并且
其中所述操作电路被进一步配置为在将所述vblc施加到所述第一位线的同时，使所述第三位线和所述第四位线浮动。
8.根据权利要求5所述的系统，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面；并且
其中所述操作电路被进一步配置为在将所述vblc施加到所述第一位线的同时：使所述第三位线接地；使作为所述第四位线之一的边界第四位线浮动，所述边界第四位线与所述第一位线之一相邻；以及使不与所述第一位线中的任一第一位线相邻的所述第四位线接地。
9.一种其上记录有程序的非易失性计算机可读介质，所述程序在由处理器执行时使得所述处理器执行包括以下项的方法：
将位线电压(vblc)施加至存储器单元阵列的第一位线，其中所述存储器单元阵列包括多个存储器单元串，每个存储器单元串被划分成多个局部页面，所述多个局部页面包括连接到所述第一位线的第一局部页面和连接到与所述第一位线交错的第二位线的第二局部页面；
在将所述vblc施加至所述第一位线时，使所述第二位线浮动；以及
确定所述第一局部页面的所述存储器单元中的每个存储器单元的电压。
10.根据权利要求9所述的非易失性计算机可读介质，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线并使所述第二位线浮动时，使所述第三位线和所述第四位线接地。
11.根据权利要求9所述的非易失性计算机可读介质，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线并使所述第二位线浮动时，使所述第三位线和所述第四位线浮动。
12.根据权利要求9所述的非易失性计算机可读介质，其中所述多个局部页面包括连接到所述第一位线的所述第一局部页面，连接到与所述第一位线交错的所述第二位线的所述第二局部页面，连接到第三位线的第三局部页面，以及连接到与所述第三位线交错的第四位线的第四局部页面，并且其中所述方法还包括：
在将所述vblc施加到所述第一位线时：
使所述第三位线接地，
使作为所述第四位线之一的边界第四位线浮动，所述边界第四位线与所述第一位线之一相邻，以及
使不与所述第一位线中的任一第一位线相邻的所述第四位线接地。
技术总结