存储器、GPU及电子设备的制作方法

存储器、gpu及电子设备
技术领域
1.本申请涉及存储器访问技术领域，具体地，涉及一种存储器、gpu及电子设备。


背景技术：

2.图形处理器(graphics processing unit，简称gpu)是一种专门用于对图像或图形进行处理的微处理器，应用在电子终端的显示系统中，能够减轻中央处理器(central processing unit，简称cpu)在图像或图形处理方面的压力。
3.gpu内设有随机存取存储器(random access memory，简称ram)和多个运算单元，每个运算单元可作为一个访问源对ram进行访问。在进行数据处理时，需要满足多个访问源对ram进行访问，由于大部分的ram仅支持一个或两个访问源对ram进行访问，从而难以满足多个访问源访问存储器的需求。


技术实现要素：

4.本申请实施例中提供了一种存储器、gpu及电子设备，可以有效解决难以满足多个访问源访问存储器的需求的问题。
5.根据本申请实施例的第一个方面，提供了一种存储器，该存储器包括多个协议转换单元，通道管理单元以多个ram存储体；所述多个协议转换单元，用于接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元；所述通道管理单元，用于按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问ram存储体，所述ram存储体与所述仲裁管理接口一对一连接，所述预设顺序为接收到所述访问请求的先后顺序。
6.根据本申请实施例的第二个方面，提供了一种图形处理器，该图形处理器包括多个运算单元以及第一个方面提供的所述的存储器。
7.根据本申请实施例的第三个方面，提供了一种电子设备，该电子设备包括第二方面提供的图形处理器。
8.采用本申请实施例中提供的存储器，包括多个协议转换单元，通道管理单元以多个ram存储体；所述多个协议转换单元，用于接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元；所述通道管理单元，用于按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问ram存储体，所述ram存储体与所述仲裁管理接口一对一连接，所述预设顺序为接收到所述访问请求的先后顺序。将多个ram存储体集成为一个存储器，并设置对应的通道管理单元以及协议转换单元对接收到的多个访问请求进行处理，满足多个访问源访问存储器的需求。
附图说明
9.此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
10.图1为本申请实施例提供的存储器的结构框图；
11.图2为本申请一个实施例提供的协议转换单元的结构框图；
12.图3为本申请一个实施例提供的通道管理单元的结构框图；
13.图4为本申请一个实施例提供多个地址划分单元和多个仲裁管理的连接示意图；
14.图5为本申请一个实施例提供的gpu的结构框图；
15.图6为本申请一个实施例提供的存储器访问方法的流程图；
16.图7为本申请一个实施例提供的电子设备的结构框图。
具体实施方式
17.图形处理器(graphics processing unit，简称gpu)是一种专门用于对图像或图形进行处理的微处理器，应用在电子终端的显示系统中，能够减轻中央处理器(central processing unit，简称cpu)在图像或图形处理方面的压力。
18.gpu内设有随机存取存储器(random access memory，简称ram)和多个运算单元，每个运算单元可作为一个访问源对ram进行访问。在进行ram访问时，大部分只能接受一个访问源对ram进行访问。然而，芯片在进行数据处理时，通常需要满足多个访问源对ram进行访问，从而难以满足对ram的多路访问。
19.发明人在研究中发现，gpu内部的ram中通常只支持一个或两个访问源对ram进行访问。然后在gpu内部的数据处理中，通常存在多个访问源同时访问ram的情况。可以将支持一个或两个访问源的ram结合在一起，组成一个大的存储器，并对应设置对应单元对多个访问源发送的访问请求进行处理，实现多路访问ram。
20.因此，本申请实施例中提供了一种存储器，所述存储器包括多个协议转换单元，通道管理单元以多个ram存储体；所述多个协议转换单元，用于接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元；所述通道管理单元，用于按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问ram存储体，所述ram存储体与所述仲裁管理接口一对一连接，所述预设顺序为接收到所述访问请求的先后顺序。将多个ram存储体集成为一个存储器，并设置对应的通道管理单元以及协议转换单元对接收到的多个访问请求进行处理，满足多个访问源访问存储器的需求。多路访问存储器不仅可以加快数据访问的效率，还可以实现数据共享，使得多个访问请求源可以对存储器进行读写，更加利于数据处理。
21.为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
22.请参阅图1，示出了本申请提供的存储器的结构框图。所述存储器(random100包括多个协议转换单元10，通道管理单元20以及多个ram存储体30。
23.所述协议转换单元10用于接收多个访问请求源发送的访问请求，并将所述访问请求进行协议转换后发送给通道管理单元，主要完成外部访问协议，与内部数据传输协议的转换。也就是说，所述协议转换单元10可以基于外部访问协议接收访问请求源发送的访问请求，在接收到所述访问请求后，将所述访问请求转换为内部数据传输协议对应的数据，再
将进行协议转换后的访问请求发送给所述通道管理单元20。
24.其中，所述外部访问协议可以根据需要配置成先进可扩展接口(advanced extensible interface，axi)总线或高级高性能总线(advanced high performance bus，ahb)总线接口。所述内部数据传输协议也可以根据实际的需要进行配置。
25.请参阅图2，本申请实施例提供的协议转化单元的结构框图。所述协议转换单元10包括写数据管理子单元11，读数据管理子单元12，以及读写顺序管理子单元13。
26.访问请求源发送的访问请求可以是读数据请求，也可以是写数据请求。在所述访问请求为写数据请求时，所述写数据管理子单元11接收对应所述写数据请求的写入数据，在接收完所述写入数据时，将所述写数据请求转换为携带所述写入数据的写数据传输请求，通过内部数据传输接口发送至所述通道管理单元20，以指示通道管理单元20对所述写数据传输请求进行处理。其中，写数据请求为基于外部协议接收到的，所述写数据传输请求为基于所述内部数据传输协议转换得到的。
27.在所述访问请求为读数据请求时，所述读数据管理子单元12在接收到所述读数据请求时，将所述读数据请求转换为读数据传输请求，通过内部数据传输接口发送至所述通道管理单元20，以指示通道管理单元20对所述读数据传输请求进行处理。
28.所述读写顺序管理单元13，用于控制所述读数据管理子单元和所述写数据管理子单元，按照预设顺序发送所述写数据传输请求以及所述读数据传输请求。其中，所述预设顺序为接收到访问请求的顺序。
29.例如，依次接收到四个访问请求，分别为读数据请求a，写数据请求b，读数据请求c，写数据请求d。其中，所述写数据管理子单元11依次接收到写数据请求b，写数据请求d。所述读数据管子单元12依次接收到读数据请求a，读数据请求c。在所述写数据管理子单元11和所述读数据管理子单元进行协议转换后，得到读数据传输请求a，写数据传输请求b，读数据传输请求c，写数据传输请求d。所述读写顺序控制子单元13可以控制所述读数据管理子单元12先发送所述读数据传输请求a，再控制所述写数据管理子单元11发送所述写数据传输请求b，再控制所述读数据管理子单元12发送所述读数据传输请求c，最后控制所述写数据管理子单元11发送所述写数据传输请求d。
30.读写顺序管理子单元13可以实现最大化利用ram带宽，保证读写按照先后顺序执行，避免读写出错。
31.可以理解的是，在所述访问请求为读数据请求时，需要返回对应的读数据，从而所述读数据管理子单元12可以通过通道管理单元20接收到对应的读数据，并将所述读数据发送至对应的访问请求源。
32.同时针对连续的多个不同地址的读数据请求，通道管理单元20不能保证返回的读数据的顺序。也就是说，发出的读数据请求，与其他访问请求发生访问冲突，出现多路同时访问到了同一个ram存储体30，导致堵塞。这种情况可以理解为访问冲突，在这种情况下，可能会出现后发出的读数据传输请求先一步返回了读数据。
33.例如，写数据请求a访问ram存储体(0)，读数据请求b访问ram存储体(0)，写数据请求c访问ram存储体(1)，顺序为写数据请求a，读数据请求b，写数据请求c。此时，由于写数据请求a和读数据请求b均访问ram存储体(0)，需要先写数据，再读数据。而写数据请求c可以直接访问ram存储体(1)，可能会先返回读数据。而读数据请求b的对应的读数据后返回。
34.因此，所述读写顺序管理子单元13还用于控制所述读数据管理子单元按照第一顺序，将接收到的所述读数据发送至发送所述读数据请求的访问请求源，所述第一顺序为所述读数据管理子单元接收到读数据请求的顺序。
35.如前述举例所述，读数据管理子单元先接收到读数据请求c对应的读数据c，再接收到读数据请求b的对应的读数据b，所述读写顺序管理子单元13可以记录第一顺序，即接收到读数据请求的顺序为先读数据请求b，再读数据请求c，从而，可以控制所述读数据管理子单元12先发送读数据b，再发送读数据c至对应的访问请求源。
36.又例如，访问请求源(0)发送的访问请求为读数据请求，那么，在读写顺序管理子单元13接收到返回的读数据时，将该读数据发送至访问请求源(0)。
37.所述协议转换单元10将接收到的访问请求进行协议转换后发送给通道管理单元20。从而所述通道管理单元20可以对接收到的写数据传输请求或读数据传输请求分配对应的仲裁管理接口，并通过仲裁管理接口将所述写数据传输请求或读数据传输请求发送至ram存储体。
38.请参阅图3，示出了所述通道管理单元20的结构框图。所述通道管理单元20包括多个地址划分子单元21，多主至多从仲裁管理子单元22，以及读写一致性管理子单元23。
39.所述地址划分子单元21用于根据所述写数据传输请求或读数据传输请求中携带的访问地址分配多主至多从仲裁管理子单元。可以是按照地址划分原则进行访问地址的分配，所述地址划分原则可以根据实际的需要进行设置，例如，可以是按照固定的地址的划分，将地址分为多段，将每段依次送至对应的仲裁管理接口。
40.所述多主至多从仲裁管理子单元22，包括多个仲裁管理接口221，其中，每个仲裁管理接口221用于采用先进先出队列，将所述写数据传输请求或读数据传输请求发送至对应的ram存储体30。即所述多主至多从仲裁管理子单元22采用多对一仲裁逻辑实现，其中包括多个仲裁管理接口221，在接收到所述地址划分子单元21发送的写数据传输请求或读数据传输请求时，可以将每个所述写数据传输请求或读数据传输请求发送至每个仲裁管理接口221。可参阅图4，示出了多个地址划分单元和多个仲裁管理接口的连接示意图。
41.每个仲裁管理接口221内部采用先进先出队列对每个写数据传输请求或读数据请求进行排序，依次传输至对应的ram存储体。
42.所述读写一致性管理子单元23，用于控制所述多个仲裁管理接口221按照所述预设顺序，将所述写数据传输请求或读数据传输请求发送至对应的ram存储体30。所述读写一致性管理子单元23为全局管理子单元，可以记录从所述协议转换单元10接收到的写数据传输请求或读数据传输请求的先后顺序，即预设顺序。按照所述预设顺序控制所述读数据传输请求或所述写数据传输请求发送至仲裁管理接口221的顺序，保证按照顺序执行各个访问请求源发送的访问请求。
43.若先接收到读数据请求，再接收到写数据请求访问同一个ram存储体，则先读取所述rma存储体中的数据，再将数据写入所述ram存储体。若是先接收到写数据请求，再接收到读数据请求，则先将数据写入所述ram存储体，再读取所述ram存储体中的数据。
44.所述ram存储体30，在接收到仲裁管理接口221发送的读数据传输请求时，读取数据得到的读数据，再将所述读数据返回给通道管理单元20，由通道管理单元20将所述读数据发送给协议转换单元10，再由协议转换单元10将读数据发给对应的访问请求源。
45.在所述ram存储体30接收到仲裁管理接口221发送写数据传输请求时，可以将所述写数据传输请求中的写入数据写入所述ram存储体30中。
46.在所述存储器中，包含多个地址划分子单元，仲裁管理接口以及协议转换单元，所述地址划分子单元，仲裁管理接口以及协议转换单元的数量相同。在本申请实施例中，可以是8个协议转换单元，8个地址划分子单元以及8个仲裁管理接口，支持8路访问请求同时访问。可以理解的是，具体的数量可以根据实际的需要进行设置，在此不做具体限定。
47.图5为本申请实施例提供的gpu的结构框图。如图5所示，本实施例提供一种图形处理器gpu300，包括：多个运算单元200以及存储器100，多个运算单元200可作为访问源访问存储器100。存储器100可采用上述各实施例中的任一内容。
48.请参阅图6，本申请实施例提供了一种存储器访问方法，具体的该方法可以包括以下步骤。
49.步骤110，多个协议转换单元接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元。
50.步骤120，通道管理单元按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问ram存储体，所述ram存储体与所述仲裁管理接口一对一连接。
51.多个访问请求源可以发送访问请求至协议转换单元，所述协议转换单元对所述访问请求进行协议转换后，通过内部数据传输接口发送至通道管理单元。所述访问请求可以是读数据请求，也可以是写数据请求，协议转换单元将所述读数据请求转换为读数据传输请求，将所述写数据请求转换为写数据传输请求，其中，所述写数据传输请求中包括写入数据，即需要写进ram存储体的数据。所述协议转换单元按照接收所述访问请求的顺序，即预设顺序，将对应的写数据传输请求和读数据传输请求转发给通道管理单元。
52.从而，所述通道管理单元可以接收到读数据传输请求或写数据传输请求，按照预设顺序为每个读数据传输请求或写数据传输请求分配仲裁管理接口。
53.仲裁管理接口与ram存储体一对一连接，仲裁管理接口在接收到读数据传输请求或写数据传输请求，以先入先出队列，将所述读数据传输请求或写数据传输请求发送至ram存储体。从而所述ram存储体可以进行读数据或写数据。其余的内容可与前述实施例中的描述相互参照，为了避免重复，在此不再赘述。
54.将多个支持一个访问源的ram存储体集成为一个存储器，可以支持多路访问请求源同时访问，并设置对应的协议转换单元以及通道管理单元对接收到多个访问请求进行顺序控制，确保在多路访问所述存储器时，读取的数据和写入的数据是准确的。
55.请参阅图7，本申请实施例提供了一种电子设备的结构框图，该电子设备400包括图形处理器410以及中央处理器420。
56.该电子设备400可以是平板电脑等能够运行应用程序的终端设备。中央处理器420主要处理操作系统、用户界面和应用程序等；图形处理器410用于负责显示内容的渲染和绘制。
57.所述图形处理器410中包括前述实施例中存储器，存储器可用于存储指令、程序、代码、代码集或指令集。用于实现至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现下述各个方法实施例的指令等。存储数据区还可以存储电子设备400在使用中所创建的数据(比如电话本、音视频数据、聊天记录数据)等。
58.本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd
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rom、光学存储器等)上实施的计算机程序产品的形式。
59.本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
60.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
61.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
62.尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
63.显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

技术特征：
1.一种存储器，其特征在于，所述存储器包括多个协议转换单元，通道管理单元以多个随机存取存储器ram存储体；所述多个协议转换单元，用于接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元；所述通道管理单元，用于按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问ram存储体，所述ram存储体与所述仲裁管理接口一对一连接，所述预设顺序为接收到所述访问请求的先后顺序。2.根据权利要求1所述的存储器，其特征在于，所述多个协议转换单元，用于将协议转换后的多个访问请求按照所述预设顺序发送给通道管理单元。3.根据权利要求2所述的存储器，其特征在于，所述协议转换单元包括写数据管理子单元，读数据管理子单元以及读写顺序管理单元；所述写数据管理子单元，用于在所述访问请求为写数据请求时，接收对应的写入数据，将所述写数据请求转换为携带所述写入数据的写数据传输请求，发送至所述通道管理单元；所述读数据管理子单元，用于在所述访问请求为读数据请求时，将所述读数据请求转换为读数据传输请求，发送至所述通道管理单元；以及将通道管理单元返回的读数据发送至对应的访问请求源；所述读写顺序管理子单元，用于控制所述读数据管理子单元和所述写数据管理子单元，按照所述预设顺序发送所述写数据传输请求以及所述读数据传输请求。4.根据权利要求3所述存储器，其特征在于，所述读写顺序管理子单元还用于在出现访问冲突时，控制所述读数据管理子单元按照第一顺序，将通道管理单元返回的读数据对应发送给访问请求源，所述第一顺序为所述读数据管理子单元接收到读数据请求的顺序。5.根据权利要求3所述的存储器，其特征在于，所述通道管理单元包括多个地址划分子单元，多主至多从仲裁管理子单元以及读写一致性管理子单元；所述多个地址划分子单元，用于根据所述写数据传输请求或读数据传输请求中携带的访问地址分配多主至多从仲裁管理子单元；所述读写一致性管理子单元，用于按照所述预设顺序，将所述写数据传输请求或读数据传输请求发送至对应的多主至多从仲裁管理子单元；所述多主至多从仲裁管理子单元，用于按照先进先出的顺序将所述写数据传输请求或读数据传输请求通过所述仲裁管理接口发送至对应的ram存储体。6.根据权利要求5所述的存储器，其特征在于，所述多主至多从仲裁管理子单元具有多个仲裁管理接口，每个仲裁管理接口按照先进先出的顺序访问ram存储体。7.根据权利要求6所述的存储器，其特征在于，所述地址划分子单元，所述仲裁管理接口，所述协议转换单元的数量相同。8.根据权利要求7所述的存储器，其特征在于，所述存储器为随机存取存储器ram。9.一种图形处理器gpu，其特征在于，包括：多个运算单元以及如权利要求1
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8任一项所述的存储器。10.一种电子设备，其特征在于，包括：如权利要求9所述的图形处理器。
技术总结
本申请实施例中提供了一种存储器、GPU及电子设备，该存储器包括多个协议转换单元，通道管理单元以及多个随机存取存储器RAM存储体：所述多个协议转换单元，用于接收多个访问请求源发送的访问请求，并将所述多个访问请求进行协议转换后发送给通道管理单元；所述通道管理单元，用于按照预设顺序为每个访问请求分配仲裁管理接口，并在仲裁通过之后访问RAM存储体，所述RAM存储体与所述仲裁管理接口一对一连接，所述预设顺序为接收到所述访问请求的先后顺序。将多个RAM存储体集成在一个存储器中，并设置对应的通道管理单元以及协议转换单元对接收到的多个访问请求进行处理，满足多个访问源访问存储器的需求。访问源访问存储器的需求。访问源访问存储器的需求。


技术研发人员：龙斌
受保护的技术使用者：长沙景美集成电路设计有限公司
技术研发日：2021.03.02
技术公布日：2021/6/29