本揭示内容涉及包括多个绝缘体上半导体场效晶体管的半导体装置，以及涉及此半导体装置的形成方法。
背景技术：
绝缘体上半导体(soi)场效晶体管是经由提供绝缘体上半导体基板而形成，绝缘体上半导体基板包括一堆叠，从底部到顶部为：处理基板、绝缘层、和顶部半导体层，并且经由在顶部半导体层之内或上方形成多个浅沟槽隔离结构、各种掺杂的半导体区域、和多个栅极堆叠结构。这样，每个绝缘体上半导体场效晶体管具有相同的厚度。这些绝缘体上半导体场效晶体管的装置特性可由这些绝缘体上半导体场效晶体管的厚度来决定。例如，如果在一浮动基体区域(floatingbodyregion)之内的耗尽区域没有在整个浮动基体区域延伸，则可形成部分耗尽的绝缘体上半导体场效晶体管。替代地，如果在一浮动基体区域之内的耗尽区域在整个浮动基体区域延伸，则可以形成完全耗尽的绝缘体上半导体场效晶体管。部分耗尽的绝缘体上半导体场效晶体管和完全耗尽的场效晶体管提供了不同的装置特性，并且在一相同的半导体晶片之内采用部分耗尽的绝缘体上半导体场效晶体管和完全耗尽的绝缘体上半导体场效晶体管可能是理想的。然而，难以在其中顶部半导体层整体上具有相同厚度的绝缘体上半导体基板之内提供部分耗尽的绝缘体上半导体场效晶体管和完全耗尽的绝缘体上半导体场效晶体管。
技术实现要素：
本揭示内容的一些实施方式提供了一种形成半导体结构的方法，包含：提供绝缘体上半导体基板，其包括处理基板、绝缘层、和顶部半导体层；利用至少一个第一扩散阻障层覆盖顶部半导体层的第一区域，并且物理性暴露顶部半导体层的第二区域；减薄顶部半导体层的第二区域，经由执行氧化制程其氧化顶部半导体层的第二区域的表面部分，同时至少一个第一扩散阻障层阻碍顶部半导体层的第一区域的氧化，其中在氧化制程之后，顶部半导体层的第二区域具有比顶部半导体层的第一区域薄的厚度；形成多个浅沟槽其穿过顶部半导体层，其中顶部半导体层被划分为多个分离的部分其包含：从顶部半导体层的第一区域图案化的第一基体区域、和从顶部半导体层的第二区域图案化的第二基体区域；形成浅沟槽隔离结构，经由利用介电填充材料填充所述浅沟槽并且凹陷化介电填充材料的多个的部分，其中浅沟槽隔离结构包含第一浅沟槽隔离部分，其位在介于第一基体区域和第二基体区域之间并且具有非平面的倾斜的顶表面；以及形成第一绝缘体上半导体场效晶体管其包括第一基体区域、和第二绝缘体上半导体场效晶体管其包括第二基体区域。
本揭示内容的另一些实施方式提供了一种形成半导体结构的方法，包含：提供绝缘体上半导体基板，其包括处理基板、绝缘层、和顶部半导体层；形成浅沟槽隔离结构其穿过顶部半导体层，其中沟槽隔离结构侧向地围绕顶部半导体层的多个图案化的部分其包含第一基体区域和第二基体区域；减薄第二基体区域，经由垂直地凹陷化第二基体区域，同时利用第一蚀刻遮罩层保护第一基体区域；以及形成第一绝缘体上半导体场效晶体管其包括第一基体区域、和第二绝缘体上场效晶体管其包括第二基体区域。
本揭示内容的一些实施方式提供了一种半导体结构，包含：绝缘体上半导体基板、第一绝缘体上半导体场效晶体管、以及第二绝缘体上半导体场效晶体管。绝缘体上半导体基板包括处理基板、绝缘层、和多个基体区域其被一浅沟槽隔离结构侧向地围绕，所述多个基体区域包含第一基体区域其具有第一厚度、和第二基体区域其具有小于第一厚度的第二厚度。第一绝缘体上半导体场效晶体管包括第一基体区域、嵌入在第一基体区域中的第一源极区域和第一漏极区域、和第一栅极堆叠结构。第二绝缘体上半导体场效晶体管包括第二基体区域、嵌入在第二基体区域中的第二源极区域和第二漏极区域、和第二栅极堆叠结构。其中：位在介于第一基体区域和第二基体区域之间的浅沟槽隔离结构的一部分在介于接触第一基体区域的第一侧壁的上边缘和接触第二基体区域的第二侧壁的上边缘之间具有高度差异；并且第一侧壁的上边缘和第二侧壁的上边缘连接，经由包含一非水平的表面区段的所述浅沟槽隔离结构的部分的连续的顶表面。
附图说明
本揭示内容的各方面，可由以下的详细描述并与所附附图一起阅读，得到最佳的理解。值得注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。实际上，为了讨论的清楚起见，各个特征的尺寸可以任意地增加或减小。
图1a是根据本揭示内容的第一实施方式，在绝缘体上半导体基板的顶表面上第一半导体氧化物层的形成之后的第一示例性结构的俯视图；
图1b是沿着图1a的平面b-b’的第一示例性结构的垂直的截面视图；
图2a是根据本揭示内容的第一实施方式，在第一扩散阻障层的形成、第一光阻层的施加和图案化、以及通过第一扩散阻障层和第一半导体氧化物层在第一光阻层中的图案的转移之后的第一示例性结构的俯视图；
图2b是沿着图2a的平面b-b’的第一示例性结构的垂直的截面视图；
图3a是根据本揭示内容的第一实施方式，在形成第二半导体氧化物层的氧化制程之后的第一示例性结构的俯视图；
图3b是沿着图3a的平面b-b’的第一示例性结构的垂直的截面视图；
图4a是根据本揭示内容的第一实施方式，在第二扩散阻障层的形成、第二光阻层的施加和图案化、以及通过第二扩散阻障层和第二半导体氧化物层在第二光阻层中的图案的转移之后的第一示例性结构的俯视图；
图4b是沿着图4a的平面b-b’的第一示例性结构的垂直的截面视图；
图4c是在图4a和图4b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图5a是根据本揭示内容的第一实施方式，在形成第三半导体氧化物层的氧化制程之后的第一示例性结构的俯视图；
图5b是沿着图5a的平面b-b’的第一示例性结构的垂直的截面视图；
图5c是在图5a和图5b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图6a是根据本揭示内容的第一实施方式，在平坦化终止介电层的形成之后的第一示例性结构的俯视图；
图6b是沿着图6a的平面b-b’的第一示例性结构的垂直的截面视图；
图6c是在图6a和图6b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图7a是根据本揭示内容的第一实施方式，在浅沟槽的形成之后的第一示例性结构的俯视图；
图7b是沿着图7a的平面b-b’的第一示例性结构的垂直的截面视图；
图7c是在图7a和图7b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图8a是根据本揭示内容的第一实施方式，在介电填充材料层的形成之后的第一示例性结构的俯视图；
图8b是沿着图8a的平面b-b’的第一示例性结构的垂直的截面视图；
图8c是在图8a和图8b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图9a是根据本揭示内容的第一实施方式，在介电填充材料层的平坦化之后的第一示例性结构的俯视图；
图9b是沿着图9a的平面b-b’的第一示例性结构的垂直的截面视图；
图9c是在图9a和图9b的制程步骤时的第一示例性结构的一替代性实施方式的垂直的截面视图；
图10a是根据本揭示内容的第一实施方式，在平坦化终止介电层、第二扩散阻障层、和第一扩散阻障层这些层的移除、以及介电填充材料层的凹陷化之后的第一示例性结构的俯视图；
图10b是沿着图10a的平面b-b’的第一示例性结构的垂直的截面视图；
图11a是根据本揭示内容的第一实施方式，在栅极介电层的形成之后的第一示例性结构的俯视图；
图11b是沿着图11a的平面b-b’的第一示例性结构的垂直的截面视图；
图12a是根据本揭示内容的第一实施方式，在多个栅极堆叠结构和多个延伸区域的形成之后的第一示例性结构的俯视图；
图12b是沿着图12a的平面b-b’的第一示例性结构的垂直的截面视图；
图13a是根据本揭示内容的第一实施方式，在多个绝缘体上半导体场效晶体管的形成之后的第一示例性结构的俯视图；
图13b是沿着图13a的平面b-b’的第一示例性结构的垂直的截面视图；
图14a是根据本揭示内容的第一实施方式，在接触件层级介电层和多个接触件导孔结构的形成之后的第一示例性结构的俯视图；
图14b是沿着图14a的平面b-b’的第一示例性结构的垂直的截面视图；
图15a是根据本揭示内容的第二实施方式，在绝缘体上半导体基板的顶表面上的硅氧化物垫层和硅氮化物垫层的形成之后的第二示例性结构的俯视图；
图15b是沿着图15a的平面b-b’的第二示例性结构的垂直的截面视图；
图16a是根据本揭示内容的第二实施方式，在浅沟槽的形成之后的第二示例性结构的俯视图；
图16b是沿着图16a的平面b-b’的第二示例性结构的垂直的截面视图；
图17a是根据本揭示内容的第二实施方式，在浅沟槽隔离结构的形成之后的第二示例性结构的俯视图；
图17b是沿着图17a的平面b-b’的第二示例性结构的垂直的截面视图；
图18a是根据本揭示内容的第二实施方式，在硅氮化物垫层和硅氧化物垫层的移除之后，第二示例性结构的俯视图；
图18b是沿着图18a的平面b-b’的第二示例性结构的垂直的截面视图；
图19a是根据本揭示内容的第二实施方式，在第一栅极介电层的形成之后，第二示例性结构的俯视图；
图19b是沿着图19a的平面b-b’的第二示例性结构的垂直的截面视图；
图20a是根据本揭示内容的第二实施方式，在垂直地凹陷化第二基体区域和第三基体区域同时利用第一图案化的光阻层保护第一基体区域之后的第二示例性结构的俯视图；
图20b是沿着图20a的平面b-b’的第二示例性结构的垂直的截面视图；
图21a是根据本揭示内容的第二实施方式，在第二栅极介电层的形成之后，第二示例性结构的俯视图；
图21b是沿着图21a的平面b-b’的第二示例性结构的垂直的截面视图；
图22a是根据本揭示内容的第二实施例，在垂直地凹陷化第三基体区域同时用第二图案化的光阻层保护第一基体区域和第二基体区域之后的第二示例性结构的俯视图；
图22b是沿着图22a的平面b-b’的第二示例性结构的垂直的截面视图；
图23a是根据本揭示内容的第二实施方式，在第三栅极介电层的形成之后，第二示例性结构的俯视图；
图23b是沿着图23a的平面b-b’的第二示例性结构的垂直的截面视图；
图24a是根据本揭示内容的第二实施方式，在多个栅极堆叠结构和多个延伸区域的形成之后的第二示例性结构的俯视图；
图24b是沿着图24a的平面b-b’的第二示例性结构的垂直的截面视图；
图25a是根据本揭示内容的第二实施方式，在绝缘体上半导体场效晶体管的形成之后的第二示例性结构的俯视图；
图25b是沿着图25a的平面b-b’的第二示例性结构的垂直的截面视图；
图26a是根据本揭示内容的第二实施方式，在接触件层级介电层和多个接触件导孔结构的形成之后的第二示例性结构的俯视图；
图26b是沿着图26a的平面b-b’的第二示例性结构的垂直的截面视图；
图27是第一流程图，绘示根据本揭示内容的一实施方式，用于形成本揭示内容的第一示例性结构的多个步骤；
图28是第二流程图，绘示根据本揭示内容的一实施方式，用于形成本揭示内容的第二示例性结构的多个步骤。
【符号说明】
4:处理基板
6:绝缘层
8:绝缘体上半导体基板
10a:第一基体区域
10a’:附加的基体区域
10a”:附加的基体区域
10b:第二基体区域
10c:第三基体区域
10l:顶部半导体层
11:浅沟槽
12:浅沟槽隔离结构
12a:第一浅沟槽隔离部分(浅沟槽隔离结构的部分)
12b:第二浅沟槽隔离部分(浅沟槽隔离结构的部分)
12c:第三浅沟槽隔离部分(浅沟槽隔离结构的部分)
12d:第四浅沟槽隔离部分(浅沟槽隔离结构的附加的部分)
12l:介电填充材料层
14:硅氧化物垫层
16:平坦化终止介电层
17:光阻层
100:第一装置区域(第一区域)
116:硅氮化物垫层
141:第一扩散阻障层
142:第二半导体氧化物层
143:第三半导体氧化物层
161:第一扩散阻障层
162:第二扩散阻障层
167a:第一光阻层
167b:第二光阻层
200:第二装置区域(第二区域)
2710:步骤
2720:步骤
2730:步骤
2740:步骤
2750:步骤
2760:步骤
2810:步骤
2820:步骤
2830:步骤
2840:步骤
31a:源极延伸区域
31a”:源极延伸区域
31b:源极延伸区域
31c:源极延伸区域
32a:源极区域
32a”:源极区域
32b:源极区域
32c:源极区域
38a:漏极区域
38a’:漏极区域
38b:漏极区域
38c:漏极区域
39a:漏极延伸区域
39a’:漏极延伸区域
39b:漏极延伸区域
39c:漏极延伸区域
300:第三装置区域(第二区域、第三区域)
42a:源极侧金属半导体合金区域
42b:源极侧金属半导体合金区域
42c:源极侧金属半导体合金区域
48a:漏极侧金属半导体合金区域
48b:漏极侧金属半导体合金区域
48c:漏极侧金属半导体合金区域
50a:栅极堆叠结构
50b:栅极堆叠结构
50c:栅极堆叠结构
52a:栅极介电层
52b:栅极介电层
52c:栅极介电层
54a:栅极电极
54b:栅极电极
54c:栅极电极
56a:栅极间隔物
56b:栅极间隔物
56c:栅极间隔物
58a:栅极帽介电质
58b:栅极帽介电质
58c:栅极帽介电质
67a:第一光阻层(第一蚀刻遮罩层)
67b:第二光阻层
70:接触件层级介电层
72a:接触件导孔结构
72b:接触件导孔结构
72c:接触件导孔结构
75a:接触件导孔结构
75b:接触件导孔结构
75c:接触件导孔结构
78a:接触件导孔结构
78b:接触件导孔结构
78c:接触件导孔结构
b-b’:平面
α:平均倾斜角
β:平均倾斜角
γ:平均倾斜角
具体实施方式
之后的揭示内容提供了许多不同的实施方式或实施例，以实现所提供的主题的不同的特征。以下描述组件和配置的具体实施例，以简化本揭示内容。当然，这些仅是实施例，并不意图限制。例如，在随后的描述中，第一特征在第二特征上方或之上的形成，可包括其中第一和第二特征形成直接接触的实施方式，并且还可包括在第一和第二特征之间可形成附加的特征，因此第一和第二特征可不是直接接触的实施方式。此外，本揭示内容可在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，重复本身并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，可在此使用空间上的相对用语，诸如“之下”、“低于”、“较低”、“之上”、“较高”和类似用语，以易于描述如附图所绘示的一个元件或特征与其他的元件或特征之间的关系。除了涵盖附图中所描绘的方向之外，空间上的相对用语旨在涵盖装置在使用中或操作中的不同方向。设备可有其他方向(旋转90度或其他方向)，并且此处所使用的空间上的相对用语也可相应地解释。除非另有明确地说明，否则假定具有相同的参考标号的每个元件具有相同的材料组成并且具有在相同的厚度范围之内的厚度。
本揭示内容大致上涉及半导体装置，特别是涉及包括多个绝缘体上半导体(soi)场效晶体管的半导体装置，以及涉及此半导体装置的形成方法，这些绝缘体上半导体场效晶体管位在一相同的绝缘体上半导体基板、并且具有用于多个基体区域的不同的厚度。绝缘体上半导体基板的顶部半导体层可图案化为被一浅沟槽隔离结构侧向地围绕的多个基体区域。可选择性地减薄不同的基体区域，使用图案化的氧化遮罩结构和氧化制程的组合其氧化多个未被遮盖的基体区域的多个上部分，或使用图案化的蚀刻遮罩结构和蚀刻制程的组合其蚀刻多个未被遮盖的基体区域的多个上部分。以下详细讨论上述的各个实施方式。
参看图1a和图1b，绘示根据本揭示内容的第一实施方式的第一示例性结构，其包括绝缘体上半导体基板8，绝缘体上半导体基板8包括顶部半导体层10l。绝缘体上半导体基板8从底部到顶部包括：处理基板4、绝缘层6(其也称为埋入的绝缘层)、以及顶部半导体层10l。处理基板4可包括对上覆的多个层可提供机械支撑的任何材料，并且可具有在从60nm(纳米)至2mm(毫米)的范围内的厚度，例如从120nm至800微米(microns)，但是也可使用较小和较大的厚度。处理基板4可包括半导体材料(例如硅)、绝缘材料、或导电性材料。例如，处理基板4可包括半导体材料。绝缘层6包括例如硅氧化物的绝缘材料，并且可具有在从50nm至600nm的范围内d的厚度，例如从100nm至300nm，但是也可使用较小和较大的厚度。例如，绝缘体上半导体基板8可是可商购的单晶绝缘体上半导体基板。
顶部半导体层10l可包括单晶半导体材料或多晶半导体材料。在一个实施方式中，顶部半导体层10l的整体可包括例如单晶硅的单晶半导体层材料。顶部半导体层10l的厚度可在从300nm至600nm的范围内，但是也可使用较小和较大的厚度。在一个实施方式中，顶部半导体层10l的厚度可选择为足够厚，以在其上形成部分耗尽的绝缘体上半导体场效晶体管(soifet)。顶部半导体层10l的半导体材料可具有第一导电性类型的掺杂，其可是p型或n型。在顶部半导体层10l中的第一导电性类型的掺杂剂的原子浓度可在从1.0x1014/cm3至3.0x1017/cm3的范围内，但是也可使用较小和较大的原子浓度。在一个实施方式中，顶部半导体层10l可包含硅和第一导电性类型的掺杂剂。
第一半导体氧化物层141可形成在顶部半导体层10l的顶表面上。第一半导体氧化物层141可经由保形的或非保形的沉积制程来沉积，或者可经由顶部半导体层10l的表面部分的氧化来形成。在经由顶部半导体层10l的表面部分的氧化来形成第一半导体氧化物层141的实施方式中，初始提供的顶部半导体层10l的厚度可较厚，使得在氧化制程之后的顶部半导体层10l的厚度可在从200nm至500nm的范围内，但是也可使用较小和较大的厚度。第一半导体氧化物层141的厚度可在从20nm至400nm的范围内，例如从40nm至200nm的范围内，但是也可使用较小和较大的厚度。第一半导体氧化物层141如果存在的话功能上可作为应力减轻器，其在例如氧化制程和化学机械平坦化制程的后续制程步骤期间减小在顶部半导体层10l上的应力。
第一示例性结构可包括用于形成多个装置(例如多个场效晶体管)的多个区域。例如，第一示例性结构可包括用于形成第一绝缘体上半导体场效晶体管的第一装置区域100、用于形成第二绝缘体上半导体场效晶体管的第二装置区域200、以及用于形成第三绝缘体上半导体场效晶体管的第三装置区域300。在第一装置区域100之内的顶部半导体层10l的区域(部分)在本文中称为顶部半导体层10l的第一区域，在第二装置区域200之内的顶部半导体层10l的区域在本文中称为顶部半导体层10l的第二区域，并且在第三装置区域300之内的顶部半导体层10l的区域称为顶部半导体层10l的第三区域。顶部半导体层10l可包括多个附加的区域，在附加的区域中可随后地形成多个附加的装置。
参看图2a和图2b，第一扩散阻障层161可设置在第一半导体氧化物层141的顶表面上方。第一扩散阻障层161包括阻挡或阻碍氧原子通过此层而扩散的材料。例如，第一扩散阻障层161可包括硅氮化物或硅碳化物。沉积第一扩散阻障层161可经由保形的或非保形的沉积制程，并且可具有在从10nm至40nm范围内的厚度，但是也可使用较小和较大的厚度。
第一光阻层167a可施加在第一扩散阻障层161上方，并且可微影图案化以覆盖在第一装置区域100中的第一扩散阻障层161的部分而不覆盖在第二装置区域200中或在第三装置区域300中的第一扩散阻障层161的部分。取决于是否期望在每个附加的装置区域之内的顶部半导体层10l的多个部分的减薄，可覆盖或可不覆盖在多个附加的装置区域中的第一扩散阻障层161的多个附加的部分。
运用蚀刻制程，穿过第一扩散阻障层161和第一半导体氧化物层141，可转移在第一光阻层167a中的图案。蚀刻制程可包括等向性(isotropic)蚀刻制程(例如湿式蚀刻制程)，或可包括异向性(anisotropic)蚀刻制程(例如反应性离子蚀刻制程)。在蚀刻制程期间，可从高于顶部半导体层10l的第二区域200和第三区域300移除第一扩散阻障层161的部分和第一半导体氧化物层141的部分。因此，顶部半导体层10l的第一区域100被第一扩散阻障层161覆盖，并且顶部半导体层10l的第二区域200和第三区域300物理性暴露。随后可移除第一光阻层167a，例如经由灰化。
随后可运用第一扩散阻障层161，以预防或阻碍在下方的顶部半导体层10l的多个部分的氧化。硅氮化物或硅碳化物是有效的作为扩散阻挡的材料。因此，在第一区域100中的第一扩散阻障层161可通过随后的氧化制程在顶部半导体层10l的不同区域之间提供明显的厚度差异。
参看图3a和图3b，执行氧化制程，以将顶部半导体层10l的多个未被遮盖的表面部分转化为半导体氧化物层，其在本文中称为第二半导体氧化物层142。氧化制程可包括热氧化制程或电浆氧化制程。顶部半导体层10l的第二区域200和第三区域300的多个表面部分被转换为第二半导体氧化物层142。结果，经由氧化制程，减薄顶部半导体层10l的第二区域200和第三区域300。在氧化制程期间，第一扩散阻障层161阻碍和/或预防顶部半导体层10l的第一区域100的氧化。在氧化制程之后，顶部半导体层10l的第二区域200和第三区域300的厚度小于顶部半导体层10l的第一区域100的厚度。顶部半导体层10l的第二区域200和第三区域300的厚度可在如图1a和图1b的制程步骤时所提供的顶部半导体层10l的厚度的20％至80％的范围内。例如，顶部半导体层10l的第二区域200和第三区域300的厚度可在从30nm到150nm的范围内，例如从50nm到100nm，但是也可使用较小和较大的厚度。第一扩散阻障层161使得在第一区域100中的顶部半导体层10l的厚度的减小最小化，从而在第二区域200和第三区域300中的顶部半导体层10l的多个部分与相对于在第一区域100中的顶部半导体层10l的部分之间提供了明显的厚度差异。替代地，在其中至少一个第一扩散阻障层只包括第一半导体氧化物层141的实施方式中，顶部半导体层10l的第一区域100的厚度可并行地减小，程度小于在顶部半导体层10l的第二区域和第三区域(200、300)中的减小的厚度。第二半导体氧化物层142在其外围处邻接于第一半导体氧化物层141。
参看图4a和图4b，第二扩散阻障层162可沉积在第一扩散阻障层161的顶表面和第二半导体氧化物层142上方。第二扩散阻障层162包括阻挡氧原子通过此层而扩散的材料。例如，第二扩散阻障层162可包括硅氮化物或硅碳化物。沉积第二扩散阻障层162可经由保形的或非保形的沉积制程，并且可具有在从10nm至40nm范围内的厚度，但是也可使用较小和较大的厚度。
第二光阻层167b可施加在第二扩散阻障层162上方，并且可微影图案化以覆盖在第一装置区域100中和在第二装置区域200中的第二扩散阻障层162的多个部分，而没有覆盖在第三装置区域300中的第二扩散阻障层162的部分。取决于是否期望在每个附加的装置区域之内的顶部半导体层10l的多个部分的后续的减薄，可覆盖或可不覆盖在多个附加的装置区域中的第二扩散阻障层162的多个附加的部分。
使用蚀刻制程，穿过第二扩散阻障层162和第二半导体氧化物层142，可转移在第二光阻层167b中的图案。蚀刻制程可包括等向性蚀刻制程(例如湿式蚀刻制程)，或可包括异向性蚀刻制程(例如反应性离子蚀刻制程)。在蚀刻制程期间，从高于顶部半导体层10l的第三区域300移除第二扩散阻障层162的部分和第二半导体氧化物层142的部分。因此，顶部半导体层10l的第一区域100和第二区域200被第二扩散阻障层162覆盖，并且顶部半导体层10l的第三区域300物理性暴露。随后可移除第二光阻层167b，例如，经由灰化。
通常，顶部半导体层10l的第三区域300可物理性暴露，同时顶部半导体层10l的第一区域100被以第一扩散阻障层161覆盖，并且同时顶部半导体层10l的第二区域被以半导体氧化物部分(其形成经由顶部半导体层10l的第二区域200的表面部分的氧化，亦即，第二半导体氧化物层142)覆盖和以第二扩散阻障层162覆盖。
参看图4c，绘示了第一示例性结构的替代性实施方式，其可从图4a和图4b的第一示例性结构得到，经由在图3a和图3b的制程步骤之后(亦即，在第二扩散阻障层162的形成之前)移除第一扩散阻障层161。在这样的实施方式中，可移除第一扩散阻障层161，相对于顶部半导体层10l、第二半导体氧化物层142、和第一半导体氧化物层141具有选择性。例如，可使用湿式蚀刻制程，以移除第一扩散阻障层161。在这样的实施方式中，第二扩散阻障层162可直接地形成在第二半导体氧化物层142的顶表面和第一半导体氧化物层141上。
参看图5a和图5b，执行氧化制程以将顶部半导体层10l的未被遮盖的表面部分转换为半导体氧化物层，其在本文称为第三半导体氧化物层143。氧化制程可包括热氧化制程或电浆氧化制程。顶部半导体层10l的第三区域300的表面部分被转换成第三半导体氧化物层143。结果，经由氧化制程而减薄顶部半导体层10l的第三区域300。第一和第二扩散阻障层(161、162)在氧化制程期间阻碍顶部半导体层10l的第一区域100和第二区域200的氧化。在氧化制程之后，顶部半导体层10l的第三区域300的厚度小于顶部半导体层10l的第二区域200的厚度。顶部半导体层10l的第三区域300的厚度可在如在图1a和图1b的制程步骤时所提供的顶部半导体层10l的厚度的2％至50％的范围内。例如，顶部半导体层10l的第二区域200和第三区域300的厚度可在从30nm至150nm的范围内，例如从50nm至100nm，但是也可使用较小和较大的厚度。第二扩散阻障层162使得位在第一区域100和第二区域200中的顶部半导体层10l的多个部分的厚度减小最小化，从而增加了介于在第三区域300中的顶部半导体层10l的部分与相对于在第一区域100和第二区域200中的顶部半导体层10l的多个部分之间的厚度差异。替代地，在其中没有使用第二扩散阻障层162作为至少一个第二扩散阻障层的实施方式中，顶部半导体层10l的第二区域200的厚度可并行地减小一较小的程度，小于在顶部半导体层10l的第三区域300中厚度减小的程度。第三半导体氧化物层143在其外围的第一部分处邻接于第二半导体氧化物层142，并且可在其外围的第二部分处邻接于第一半导体氧化物层141。
参看图5c，绘示了第一示例性结构的替代性实施方式，其可从图4c的结构得到，经由执行图5a和图5b的制程步骤。
参照图6a和图6b，平坦化终止介电层16可形成在第二扩散阻障层162和第三半导体氧化物层143上方。平坦化终止介电层16包括可在随后的平坦化制程期间功能作为终止层的介电材料，平坦化制程将用于浅沟槽隔离结构的介电填充材料平坦化。例如，平坦化终止介电层16可包括硅氮化物。形成平坦化终止介电层16可在减薄顶部半导体层10l的第二区域200和顶部半导体层10l的第三区域300之后。通常，平坦化终止介电层16可形成在第二扩散阻障层162上方，这包括在第一扩散阻障层161和半导体氧化物部分(其经由顶部半导体层10l的第二区域200的表面部分的氧化而形成，亦即，第二半导体氧化物层142)上方。平坦化终止介电层16的顶表面可包括多个水平的表面区段以及多个非水平的表面区段，多个水平的表面区段经由不同的垂直分隔距离而与绝缘层6分隔，多个水平的表面区段连接多个水平的表面区段的中的相邻的成对的水平的表面区段。换言之，平坦化终止介电层16的顶表面包括形貌特征，其包括多个水平的表面、和将这些水平的表面互相连接的多个非水平的表面。非水平的表可面可是锥形的或竖直的，并且可包括多个弯曲的表面区段。在平坦化终止介电层16的顶表面中的形貌变化的高度可在从50nm至300nm的范围内，但是也可使用较小和较大的厚度。
根据本揭示内容的一实施方式，经由选择第一半导体氧化物层141的厚度可使得在平坦化终止介电层16的顶表面中的形貌变化的高度最小化，使得第一半导体氧化物层141的顶表面的高度大约在第三半导体氧化物层143的顶表面的高度处。通常，源自单晶硅的硅氧化物经历了约117％的体积膨胀。换言之，在单晶硅部分的氧化之后的硅氧化物材料部分的体积是大约单晶硅部分的体积的217％。因此，可选择第一半导体氧化物层141的厚度，使得第三半导体氧化物层143的顶表面的高度在第一半导体氧化物层141的顶表面的高度的100nm和/或50nm之内。在一个实施方式中，第二半导体氧化物层142的顶表面可在第一半导体氧化物层141的顶表面的150nm之内、和/或75nm之内。根据本揭示内容的一实施方式，沿着垂直方向在平坦化终止介电层16的顶表面中的总形貌变异可小于顶部半导体层10l的最初厚度的50％、和/或小于25％。例如，沿着垂直方向在平坦化终止介电层16的顶表面中的总形貌变异可在顶部半导体层10l的最初厚度的从1％至50％的范围内，例如从3％至25％。
参看图6c，绘示了第一示例性结构的替代性实施方式，其可从图5c的结构得到，经由在执行图6a和图6b的制程步骤之前，移除第二扩散阻障层162，或经由在执行图6a和图6b的制程步骤之前，从图5a和图5b的结构移除第二扩散阻障层162和第一扩散阻障层161。在这样的实施方式中，平坦化终止介电层16可直接地形成在第一半导体氧化物层141的顶表面上和第二半导体氧化物层142的顶表面上。
参看图7a和图7b，光阻层17可施加在平坦化终止介电层16的顶表面上方，并且可微影图案化以覆盖顶部半导体层10l的多个分离的区域。例如，在第一装置区域100的区域之内顶部半导体层10l的第一区域可被覆盖，在第二装置区域200的区域之内顶部半导体层10l的第二区域可被覆盖，在第三装置区域300的区域之内顶部半导体层10l的第三区域可被覆盖，等等。在一个实施方式中，被光阻层17的多个图案化的部分覆盖的这些区域可包括多个矩形区域。
可执行异向性蚀刻制程以转移在光阻层17中的图案，穿过平坦化终止介电层16、各个扩散阻障层(161、162)、各个半导体氧化物层(141、142、143)、和顶部半导体层10l。异向性蚀刻制程可包括一蚀刻步骤其无差别地蚀刻各个在下方的材料层而没有选择性，和/或包括多个蚀刻步骤其蚀刻特定的材料层的一材料，相对于一个在下方的材料层的材料具有选择性。在一说明性的实施例中，异向性蚀刻制程可包括：第一蚀刻步骤，其蚀刻平坦化终止介电层16的和各个扩散阻障层(161、162)的多个材料，相对于各个半导体氧化物层(141、142、143)具有选择性；第二蚀刻步骤，其蚀刻各个半导体氧化物层(141、142、143)的材料，相对于顶部半导体层10l具有选择性，或相对于顶部半导体层10l的材料不具选择性(亦即，在大约相同的蚀刻速率)；以及第三蚀刻步骤，其蚀刻顶部半导体层10l的材料，相对于绝缘层6的材料具有选择性。
浅沟槽11形成在从其中平坦化终止介电层16、各个扩散阻障层(161、162)、各个半导体氧化物层(141、142、143)的多个材料所被移除的多个容积中。浅沟槽11将平坦化终止介电层16、各个扩散阻障层(161、162)、各个半导体氧化物层(141、142、143)、和顶部半导体层10l的多个剩余部分划分为多个分离的层堆叠，这些层堆叠彼此侧向地间隔开。顶部半导体层10l的多个图案化的部分可包含多个基体区域(10a、10b、10c、10a’、10a”)，其可用以形成多个绝缘体上半导体(soi)场效晶体管(fets)。例如，在第一装置区域100中的顶部半导体层10l的图案化的部分可包括第一基体区域10a，在第二装置区域200中的顶部半导体层10l的图案化的部分可包括第二基体区域10b，并且在第三装置区域300中的顶部半导体层10l的图案化的部分可包括第三基体区域10c。进一步地，多个附加的基体区域(10a’、10a”)可形成在多个附加的装置区域中。例如，第一附加的基体区域10a’和第二附加的基体区域10a”绘示在图7a中和图7b中。根据在氧化制程期间所使用的第一扩散阻障层161和第二扩散阻障层162的图案，这样的附加的基体区域(10a’、10a”)可具有与第一基体区域10a、第二基体区域10b、或第三基体区域10c中的任何一者相同的厚度。
第一基体区域10a、第二基体区域10b、和第三基体区域10c中的各者可具有暴露于浅沟槽11的各自的一组锥形的(tapered)侧壁。相对于垂直方向上的多个基体区域(10a、10b、10c、10a’、10a”)的锥形的侧壁的锥角可在从0.1度至10度的范围内，例如在从0.2度至5度的范围内。随后可移除光阻层17，例如经由灰化。
参看图7c，绘示在图7a和图7b的制程步骤时的第一示例性结构的一替代性实施方式。此第一示例性结构的替代性实施方式可从图6c的结构中得出，经由执行图7a和图7b的制程步骤。
参看图8a和图8b，介电填充材料可保形地沉积在浅沟槽11中和在平坦化终止介电层16上方，以形成介电填充材料层12l。介电填充材料包括可平坦化的介电材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。可选地，可执行回流制程(例如在升高的温度下的退火)，以使介电填充材料在浅沟槽11中回流而无空隙或在最小的空隙容积内。介电填充材料层12l的顶表面的轮廓通常复制平坦化终止介电层16的顶表面的轮廓。
参看图8c，绘示在图8a和图8b的制程步骤时的第一示例性结构的替代性实施方式。经由执行8a图和图8b的制程步骤，可从图7c的结构得到第一示例性结构的替代性实施方式。
参看图9a和图9b，可执行化学机械平坦化制程，以从高于平坦化终止介电层16的顶表面移除介电填充材料层12l的多个部分。可使用高的下压力，以引起介电填充材料层12l的研磨的表面的盘形凹陷(dishing)，并且从高于平坦化终止介电层16的顶表面的多个最底部区域移除介电填充材料层12l的多个部分。在一些实施方式中，在平坦化制程期间可移除平坦化终止介电层16的多个表面部分。在平坦化制程之后，在每个装置区域(100、200、300)中可物理性暴露平坦化终止介电层16的顶表面。在化学机械平坦化制程之后，介电填充材料的多个剩余部分可在靠近浅沟槽11的平坦化终止介电层16的顶表面的多个第一区段上方延伸，并且，与浅沟槽11侧向地间隔的平坦化终止介电层16的顶表面的多个第二区段可物理性暴露。
参看图9c，绘示在图9a和图9b的制程步骤时的第一示例性结构的替代性实施方式。经由执行图9a和图9b的制程步骤，可从图8c的结构得到第一示例性结构的替代性实施方式。
参看图10a和图10b，可执行第一等向性蚀刻制程，以等向性地蚀刻平坦化终止介电层16，相对于介电填充材料具有选择性。在第一等向性蚀刻制程期间，可移除第二扩散阻障层162和第一扩散阻障层161。在一说明性的实施例中，平坦化终止介电层16可包括硅氮化物，并且第一等向性蚀刻制程可包括使用热磷酸的湿式蚀刻制程。
随后，经由执行第二等向性蚀刻制程，各个半导体氧化物层(141、142、143)(亦即，在图1a和图1b、图3a和图3b、以及图5a和图5b的制程步骤时，在高于顶部半导体层10l形成的多个半导体氧化物部分)和介电填充材料层12l的介电填充材料可被同时地等向性地移除，相对于基体区域(10a、10b、10c、10a’、10a”)具有选择性。例如，可执行使用稀氢氟酸的湿式蚀刻制程，以等向性地蚀刻各个半导体氧化物层(141、142、143)和介电填充材料层12l的多个部分。经由第二等向性蚀刻制程，各个半导体氧化物层(142、142、143)可完全地移除。可等向性地凹陷化介电填充材料层12l，使得介电填充材料的多个剩余部分位在介于相邻的成对的基体区域(10a、10b、10c、10a’、10a”)之间。介电填充材料的剩余部分构成浅沟槽隔离结构12。通常，形成浅沟槽隔离结构12可经由以介电填充材料填充浅沟槽11、平坦化在平坦化终止介电层16上方的介电填充材料的主要部分、移除平坦化终止介电层16和任何扩散阻障层(161、162)，并且经由凹陷化介电填充材料层12l和同时地移除各个半导体氧化物层(141、142、143)。
浅沟槽隔离结构12的多个部分可位在基体区域(10a、10b、10c、10a’、10a”)中具有高度差异的一对基体区域的之间。例如，位在介于第一基体区域10a和第二基体区域10b之间的第一浅沟槽隔离部分12a可在介于接触第一基体区域10a的第一侧壁的上边缘和接触第二基体区域10b的第二侧壁的上边缘之间具有高度差异。
经由包含非水平的表面区段的第一浅沟槽隔离部分12a的连续的顶表面，第一侧壁的上边缘和第二侧壁上的上边缘可连接。在一个实施方式中，第一浅沟槽隔离部分12a可具有非平面的倾斜的顶表面，此顶表面在介于接触第一基体区域10a的第一浅沟槽隔离部分12a的第一侧壁的上边缘和接触第二基体区域10b的第一浅沟槽隔离部分12a的第二侧壁的上边缘之间连续地延伸。在一个实施方式中，第一浅沟槽隔离部分12a的连续的顶表面可包含弯曲的锥形表面，此弯曲的锥形表面没有水平的台阶或竖直的台阶。
第一基体区域10a可具有第一厚度，第二基体区域10b可具有小于第一厚度的第二厚度，并且第三基体区域10c可具有小于第二厚度的第三厚度。浅沟槽隔离结构12可包括第二浅沟槽隔离部分12b，其位在介于第二基体区域10b和第三基体区域10c之间并且具有弯曲的锥形的表面。浅沟槽隔离结构可包括第三浅沟槽隔离部分12c，其位在介于第三基体区域10c和具有第一厚度的一附加的基体区域10a”之间，并且具有弯曲的锥形的表面。
在一个实施方式中，多个基体区域(10a、1b、10c、10a’、10a”)可包含一附加的基体区域10a’，其位在邻近于第一基体区域10a并且具有第一厚度。浅沟槽隔离结构12的附加的部分，例如第四浅沟槽隔离部分12d，可位在介于第一基体区域10a和附加的基体区域10a’之间，并且可具有弯曲的顶表面其连接了接触第一基体区域10a的浅沟槽隔离的附加部分的第一侧壁的上边缘以及接触附加的基体区域10a’的浅沟槽隔离结构12的附加的部分(例加第四浅沟槽隔离部分12d)的第二侧壁的上边缘。在一个实施方式中，第一基体区域10a和附加的基体区域10a’可具有相同的厚度(例如第一厚度)，并且浅沟槽隔离结构12的附加的部分的第一侧壁的上边缘和浅沟槽隔离结构12的附加的部分的第二侧壁的上边缘可位于距离绝缘层6相同的距离处。在一个实施方式中，弯曲的顶表面的中心区域可相对于浅沟槽隔离结构12的附加的部分的第一部分的第一侧壁的上边缘升高(例如第四浅沟槽隔离部分12d)。通常，浅沟槽隔离结构12的位于具有不同厚度的基体区域(10a、10b、10c、10a’、10a”)之间的多个部分的多个顶表面可是锥形的和弯曲的，并且由于凹陷化介电填充材料12l的蚀刻制程的等向性性质，位在介于多个具有相同厚度的基体区域(10a、10b、10c、10a’、10a”)之间的浅沟槽隔离结构12的多个部分的多个顶表面可是弯曲的。
参看图11a和图11b，栅极介电层(52a、52b、52c)形成在各个基体区域(10a、10b、10c、10a’、10a”)的多个顶表面上。形成栅极介电层(52a、52b、52c)可经由在各个基体区域(10a、10b、10c、10a’、10a”)中的半导体材料的多个表面部分的热氧化、和/或经由栅极介电材料层(例如铝氧化物层和/或铪氧化物层)的沉积。在一个实施方式中，形成栅极介电层(52a、52b、52c)可经由相同的一组的制程步骤，并且整体上可具有相同的材料组成和相同的厚度。
参看图12a和图12b，栅极电极材料层可随后地沉积在栅极介电层(52a、52b、52c)上方。栅极电极材料层包括至少一种导电性材料。例如，栅极电极材料层可包括金属、金属间合金、金属半导体合金、导电性金属氧化物、导电性金属氮化物、导电性金属碳化物、和掺杂的半导体材料(其包括平均原子浓度在从5.0x1019/cm3至2.0x1021/cm3范围内的p型或n型掺杂剂)中的至少一种。栅极电极材料层可由单一导电性材料或多种导电性材料的堆叠而构成。可选择在栅极电极材料层之内的最底部的材料，以为随后经由图案化栅极电极材料层而形成的栅极电极提供合适的功函数。形成栅极电极材料层可经由化学气相沉积、物理气相沉积、真空蒸发、和/或原子层沉积。栅极电极材料层的厚度可在从50nm至300nm的范围内，但是也可使用较小和较大的厚度。
栅极帽介电层可形成在栅极电极材料层上方。栅极帽介电层包括扩散阻障层材料，例如硅氮化物。其他合适的材料在本揭示内容的构思范围之内。栅极帽介电层的厚度可在从20nm至60nm的范围内，但是也可以使用较小和较大的厚度。
光阻层(未示出)可施加在栅极电极材料层上方，并且可微影图案化，以形成多个线图案其在多个装置区域中的各自的一相应的区域上方延伸。可执行各向异性蚀刻制程(例如反应性离子蚀刻制程)，以转移在光阻层中的图案，穿过栅极帽介电层、栅极电极材料层、和栅极介电层(52a、52b、52c)的层堆叠。基体区域(10a、10b、10c、10a’、10a”)和浅沟槽隔离结构12可以用作蚀刻终止结构。
栅极帽介电层、栅极电极材料层、和栅极介电层(52a、52b、52c)的层堆叠的多个剩余部分包含多个栅极堆叠结构{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}。每个栅极堆叠结构{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}可包括：第一栅极堆叠结构(52a、54a、58a)其形成在第一装置区域100中并且包括第一栅极介电层52a、第一栅极电极54a、和第一栅极帽介电质58a；第二栅极堆叠结构(52b、54b、58b)其形成在第二装置区域200中并且包括第二栅极介电层52b、第二栅极电极54b、和第二栅极帽介电质58b；以及第三栅极堆叠结构(52c、54c、58c)其形成在第三装置区域300中并且包括第三栅极介电层52c、第三栅极电极54c、和第三栅极帽介电质58c。
可执行延伸离子布植制程，以将第二导电性类型的掺杂剂布植到多个基体区域(10a、10b、10c、10a’、10a”)的多个未被遮盖的表面部分中。第二导电性类型与第一导电性类型相反。例如，如果第一导电性类型是p型，则第二导电性类型是n型，反之亦然。多个基体区域(10a、10b、10c、10a’、10a”)的多个布植的表面部分可被转换成具有第二导电性类型的掺杂的多个掺杂的半导体区域。源极延伸区域(31a、31b、31c)和漏极延伸区域(39a、39b、39c)可形成在每个装置区域(100、200、300)之内，经由多个基体区域(10a、10b、10c、10a’、10a”)的多个表面部分的转换为具有第二导电性类型的掺杂的多个掺杂的半导体材料部分。在多个源极延伸区域(31a、31b、31c)和多个漏极延伸区域(39a、39b、39c)中第二导电性类型的掺杂剂的平均原子浓度可在从1.0x1019/cm3至1.0x1021/cm3的范围内，但是也可使用较小和较大的掺杂剂浓度。多个源极延伸区域(31a、31b、31c)和多个漏极延伸区域(39a、39b、39c)的深度可在从5nm至50nm的范围内，但是也可使用较小和较大的深度。在栅极堆叠结构{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}下方并且位在介于相邻的成对的源极延伸区域(31a、31b、31c)和漏极延伸区域(39a、39b、39c)之间的多个基体区域(10a、10b、10c、10a’、10a”)的每个表面部分包含一半导体通道。每个半导体通道在介于一源极延伸区域(31a、31b、31c)和一漏极延伸区域(39a、39b、39c)之间延伸，并且可具有第一导电性类型的掺杂。可选地，可执行晕圈布植(haloimplantation)，以将第一导电性类型的掺杂剂布植到在多个栅极堆叠结构{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}下方的多个区域中。随后可移除光阻层，例如，经由灰化。
参看图13a和图13b，至少一个介电材料(例如硅氮化物和/或硅氧化物)可保形地沉积在多个栅极堆叠结构50a、50b、50c{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}、多个源极延伸区域(31a、31b、31c)、多个漏极延伸区域(39a、39b、39c)、以及浅沟槽隔离结构12上方。至少一种介电材料可被异向性蚀刻(例如，经由反应性离子蚀刻制程)，以移除多个水平的部分。侧向地围绕各自的栅极堆叠结构{(52a、54a、58a)、(52b、54b、58b)、(52c、54c、58c)}的每个剩余的垂直部分包含栅极间隔物(56a、56b、56c)，其包括所述至少一种介电材料。尽管在每个栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}周围仅示出了单个栅极间隔物(56a、56b、56c)，但是在本文中明确地构思的多个实施方式其中经由依序地沉积和异向性地蚀刻多个介电材料而在栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}上形成多个栅极间隔物。在一个实施方式中，栅极间隔物(56a、56b、56c)可侧向地围绕栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}，并且可是在拓扑上与圆环同形的，亦即，可连续地变形为圆环而不会形成为新的开口或破坏现有的开口。每个栅极间隔物(56a、56b、56c)在基部处的宽度(亦即，介于内侧壁和外侧壁之间的侧向距离)可在从5nm至100nm的范围之内，但是也可使用较小和较大的宽度。
第二导电性类型的掺杂剂可被布植到多个源极延伸区域(31a、31b、31c)、多个漏极延伸区域(39a、39b、39c)的多个未被遮盖的部分、和在下方的多个基体区域(10a、10b、10c、10a’、10a”)的多个部分中。源极延伸区域(31a、31b、31c)、漏极延伸区域(39a、39b、39c)、和在下方的多个基体区域(10a、10b、10c、10a’、10a”)的多个部分的布植的多个部分形成多个深源极区域和多个深漏极区域。在多个深源极区域和多个深漏极区域中第二导电性类型的掺杂剂的平均原子浓度可在从5.0x1019/cm3至2.0x1021/cm3的范围之内，但是也可使用较小和较大的掺杂剂浓度。在多个深源极区域和多个深漏极区域中的第二导电性类型的掺杂剂的平均原子浓度高于在多个源极延伸区域(31a、31b、31c)和多个漏极延伸区域(39a、39b、39c)的多个剩余的部分中的第二导电性类型的掺杂剂的平均原子浓度。多个深源极区域和多个深漏极区域的深度可在从5nm至300nm的范围内，例如从10nm至100nm，但是也可使用较小和较大的深度。多个深源极区域和多个深漏极区域的深度可大于多个源极延伸区域(31a、31b、31c)和多个漏极延伸区域(39a、39b、39c)的深度。
深源极区域和深漏极区域可形成在每个装置区域之内。源极延伸区域(31a、31b、31c)和深源极区域的每个组合构成一源极区域(32a、32b、32c)，其可包括形成在第一装置区域100中的第一源极区域32a、形成在第二装置区域200中的第二源极区域32b、和形成在第三装置区域300中的第三源极区域32c。漏极延伸区域(39a、39b、39c)和深漏极区域的每个组合构成一漏极区域(38a、38b、38c)，其可包括形成在第一装置区域100中的第一漏极区域38a，形成在第二装置区域200中的第二漏极区域38b、和形成在第三装置区域300中的第三漏极区域38c。通常，源极区域(32a、32b、32c)和漏极区域(38a、38b、38c)可形成在被浅沟槽隔离结构12侧向地围绕的每个基体区域(10a、10b、10c、10a’、10a”)中。半导体通道在各自的栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}下方的源极区域(32a、32b、32c)和漏极区域(38a、38b、38c)之间延伸。
绝缘体上半导体(soi)场效晶体管(fet)可形成每个装置区域(100、200、300)之内。例如，第一绝缘体上半导体场效晶体管可形成第一基体区域10a之内和上方，第二绝缘体上半导体场效晶体管可形成在第二基体区域10b之内和上方，并且第三绝缘体上半导体场效晶体管可形成在第三基体区域10c之内和上方。
参看图14a和图14b，介电材料可沉积在多个栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}、源极区域(32a、32b、32c)、漏极区域(38a、38b、38c)、和浅沟槽隔离结构12上方。介电材料可包括可平坦的介电材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，或自平坦化(self-planarizing)的介电材料，例如可流动的氧化物(flowableoxide，fox)。沉积介电材料可经由化学气相沉积制程(例如电浆增强化学气相沉积制程)、或经由旋涂。介电材料的顶表面可在沉积制程期间或之后被平坦化。形成具有平坦的(亦即，水平的)顶表面的介电材料层，随后穿过此介电材料层形成多个接触件导孔结构。这样，介电材料层在本文中称为接触件层级介电层70。接触件层级介电层70的顶表面可是平坦的，并且可位在高于栅极帽介电质(58a、58b、58c)的顶表面。介于接触件层级介电层70的顶表面和栅极帽介电质(58a、58b、58c)的顶表面之间的垂直距离可以在从30nm至400nm的范围内，但是也可使用较小和较大的厚度。
光阻层(未示出)可施加在接触件层级介电层70上方，并且可微影图案化，以形成贯穿此层的多个分离的开口。在光阻层中的多个开口可形成在源极区域(32a、32b、32c)、漏极区域(38a、38b、38c)、和栅极电极(54a、54b、54c)上方。可执行异向性蚀刻制程，以形成穿过接触件层级介电层70的多个接触件导孔空腔。这些接触件导孔空腔包括：源极接触件导孔空腔，其从接触件层级介电层70的顶表面延伸到多个源极区域(32a、32b、32c)中的相应一者的顶表面；漏极接触件导孔空腔，其从接触件层级介电层70的顶表面延伸到多个漏极区域(38a、38b、38c)中的相应一者的顶表面；和栅极接触件导孔空腔，其从接触件层级介电层70的顶表面延伸到多个栅极电极(54a、54b、54c)中的相应一者的顶表面。
经由保形的或非保形的沉积方法，形成金属半导体合金的金属可沉积到多个接触件导孔空腔内。如果基体区域(10a、10b、10c、10a’、10a”)包含掺杂的硅、和/或基本上由掺杂的硅组成，则金属可是可形成金属硅化物的材料。例如，金属可包括镍、钛、钨、钼、铂、或形成金属硅化物的其他金属。可在升高的温度下执行退火制程，以诱导金属硅化物材料的形成。升高的温度可在从500摄氏度到750摄式度的范围内。经由湿式蚀刻制程可移除金属的多个未反应的部分，此湿式蚀刻制程蚀刻金属，相对于金属硅化物材料具有选择性。金属硅化物材料的多个剩余的部分包括接触各自的源极区域(32a、32b、32c)的源极侧金属半导体合金区域(42a、42b、42c)，接触各自的漏极区域(38a、38b、38c)的漏极侧金属半导体合金区域(48a、48b、48c)，以及接触各自的栅极电极(54a、54b、54c)的栅极侧金属半导体合金区域(未明确地绘示)。
包括扩散阻障材料的金属衬里可沉积在接触件导孔空腔的多个剩余的容积的多个周围的部分处。金属衬里包括导电性金属氮化物材料(例如tin、tan、或wn)、和/或金属碳化物材料(例如tic、tac、或wc)。金属衬里的厚度可在从3nm至15nm的范围内，但是也可使用较小和较大的厚度。
金属填充材料(诸如cu、w、mo、co、ru和/或其他的元素金属、或金属间合金)可沉积在多个接触件导孔空腔的多个剩余的容积内。经由平坦化制程，可移除位于包括接触件层级介电层70的顶表面的水平面上方的金属填充材料和金属衬里的多个部分。填充多个接触件导孔空腔中的一相应的一者的金属填充材料和金属衬里的剩余的部分的每个组合构成了一接触件导孔结构(72a、75a、78a、72b、75b、78b、72c、75c、78c)。接触件导孔结构(72a、75a、78a、72b、75b、78b、72c、75c、78c)包括：接触各自的源极侧金属半导体合金区域(42a、42b、42c)的多个源极接触件导孔结构(72a、72b、72c)；接触各自的漏极侧金属半导体合金区域(48a、48b、48c)的多个漏极接触件导孔结构(78a、78b、78c)，以及接触各自的栅极侧金属半导体合金区域或各自的栅极电极(54a、54b、54c)(在未形成栅极侧金属半导体合金区域的情况下)的多个栅极接触件导孔结构(75a、75b、75c)。
第一浅沟槽隔离部分12a的顶表面的平均倾斜角α，在介于一水平面和一欧几里德平面(其包括分别地接触第一基体区域10a和第二基体区域10b的第一浅沟槽隔离部分12a的两个侧壁的顶部边缘)之间侧量的角度可在从1度至20度的范围内，例如在从2度至20度的范围内，但是也可使用较小和较大的角度。第二浅沟槽隔离部分12b的顶表面的平均倾斜角β，在介于一水平面和一欧几里德平面(其包括分别地接触第二基体区域10b和第三基体区域10c的第二浅沟槽隔离部分12b的两个侧壁的顶部边缘)之间侧量的角度可在从1度至20度的范围内，例如在从2度至20度的范围内，但是也可使用较小和较大的角度。第三浅沟槽隔离部分12c的顶表面的平均倾斜角γ，在介于一水平面和一欧几里德平面(其包括分别地接触第三基体区域10c和附加的基体区域10a”的第三浅沟槽隔离部分12c的两个侧壁的顶部边缘)之间侧量的角度可在从1度至20度的范围内，例如在从2度至20度的范围内，但是也可使用较小和较大的角度。
第一基体区域10a和多个附加的基体区域(10a’、10a”)的厚度可在从150nm至500nm的范围内，例如从200nm至400nm，但是也可使用较小和较大的厚度。第二基体区域10b的厚度可在从30nm到150nm的范围内，例如从50nm到100nm，但是也可使用较小和较大的厚度。第三基体区域10c的厚度可在从10nm至70nm的范围内，例如在从30nm至50nm的范围内，例是也可使用较小和较大的厚度。
参看图14a至图14b并且根据本揭示内容的各个实施方式，提供了半导体结构，其包含：绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和多个基体区域(10a、10b、10c、10a’、10a”)其被浅沟槽隔离结构12侧向地围绕，多个基体区域(10a、10b、10c、10a’、10a”)包含第一基体区域10a其具有第一厚度、和第二基体区域10b其具有小于第一厚度的第二厚度；第一绝缘体上半导体(soi)场效晶体管(fet)，其包括第一基体区域10a、嵌入在第一基体区域10a中的第一源极区域32a和第一漏极区域38a、和第一栅极堆叠结构(52a、54a、58a)；以及第二绝缘体上半导体场效晶体管其包括第二基体区域10b、嵌入在第二基体区域10b中的第二源极区域32b和第二漏极区域38b、和第二栅极堆叠结构(52b、54b、58b)，其中：位在介于第一基体区域10a和第二基体区域10b之间的浅沟槽隔离结构12的部分12a在介于接触第一基体区域10a的第一侧壁的上边缘和接触第二基体区域10b的第二侧壁的上边缘之间具有高度差异；以及经由包含非水平的表面区段的浅沟槽隔离结构12的部分12a的连续的顶表面，第一侧壁的上边缘和第二侧壁的上边缘连接。
在一个实施方式中，浅沟槽隔离结构12的部分12a的连续的顶表面包含弯区的锥形表面，其没有水平的台阶或竖直的台阶。在一个实施方式中，多个基体区域(10a、10b、10c、10a’、10a”)包含一附加的基体区域10’其位在邻近于第一基体区域10a并且具有第一厚度；以及浅沟槽隔离结构12的一附加的部分12d位在介于第一基体区域10a和附加的基体区域10a’之间，并且具有弯曲的顶表面其连接接触第一基体区域10a的浅沟槽隔离结构12的附加的部分12d的第一侧壁的上边缘和接触附加的基体区域10a’的浅沟槽隔离结构12的附加的部分12d的第二侧壁的上边缘。
在一个实施方式中，浅沟槽隔离结构12的附加的部分12d的第一侧壁的上边缘和浅沟槽隔离结构12的附加的部分12d的第二侧壁的上边缘位于距离绝缘层6的相同的距离处。在一个实施方式中，变曲的顶表面的中心区域可相对于浅沟槽隔离结构12的附加部分12d的第一侧壁的上边缘升高。
多种类型的半导体装置(例如多个场效晶体管)可形成在顶部半导体层10l的多个图案化的部分内。在一个实施方式中，在第一基体区域10a、第二基体区域10b、和第三基体区域10c具有不同的厚度，并且不同类型的多个场效晶体管可形成在第一基体区域10a、第二基体区域10b、和第三基体区域10c上方。在一说明性实施例中，在第一装置区域100中可形成第一场效晶体管其展现类似于在块体半导体基板上形成的场效晶体管的装置特性，在第二装置区域200中可形成部分耗尽的绝缘上半导体(pdsoi)场效晶体管，并且在第三装置区域300中可形成完全耗尽的绝缘体上半导体(fdsoi)场效晶体管。因此，本揭示内容的第一示例性结构提供了在e\一相同的基板上不同类型的多个半导体装置的形成。
参看图15a和图15b，根据本揭示内容的第二实施方式，可形成第二示例性结构，经由提供绝缘体上半导体(soi)基板8，其可与在图1a和图1b中的绝缘体上半导体基板8相同。硅氧化物垫层14和硅氮化物垫层116可形成在绝缘体上半导体基板8的顶表面上方。硅氧化物垫层14可包括硅氧化物，并且可具有在从5nm至50nm范围内的厚度，但是也可使用较小和较大的厚度。硅氮化物垫层116包括硅氮化物，并且可具有在从20nm至100nm范围内的厚度，但是也可使用较小和较大的厚度。
参看图16a和图16b，光阻层可施加在硅氮化物垫层116上方，并且可微影图案化以覆盖顶部半导体层10l的多个分离的区域。例如，在第一装置区域100的区域之内顶部半导体层10l的第一区域可被覆盖，在第二装置区域200的区域之内顶部半导体层10l的第二区域可被覆盖，在第三装置区域300的区域之内顶部半导体层10l的第三区域可被覆盖，等等。在一个实施方式中，被光阻层的多个图案化的部分所覆盖的多个区域可包括多个矩形区域。
可执行异向性蚀刻制程，以转移在光阻层中的图案，穿过硅氮化物垫层116、硅氧化物垫层14、和顶部半导体层10l。异向性蚀刻制程可包括：一蚀刻步骤其无差别地蚀刻各个在下方的材料层而没有选择性，和/或多个蚀刻步骤其蚀刻一特定的材料层的一材料，相对于一个在下方的材料层的材料具有选择性。在一说明性的实施例中，异向性蚀刻制程可包括：第一蚀刻步骤其蚀刻硅氮化物垫层116的材料，相对于硅氧化物垫层14的材料具有选择性；第二蚀刻步骤其蚀刻硅氧化物垫层14，相对于顶部半导体层10l的材料具有选择性或相对于顶部半导体层10l的材料没有选择性(亦即，在相同的蚀刻速率下)；以及第三蚀刻步骤其蚀刻顶部半导体层10l的材料，相对于绝缘层6的材料具有选择性。
浅沟槽11形成在从其中硅氮化物垫层116、硅氧化物垫层14、和顶部半导体层10l所被移除的多个容积中。浅沟槽11将硅氮化物垫层116、硅氧化物垫层14、和顶部半导体层10l的多个剩余的部分划分为彼此侧向地间隔的多个分离的层堆叠。顶部半导体层10l的多个图案化的部分可包含多个基体区域(10a、10b、10c、10a’、10a”)，其可用以形成多个绝缘体上半导体(soi)场效晶体管(fets)。例如，在第一装置区域100中的顶部半导体层10l的图案化的部分可包括第一基体区域10a，在第二装置区域200中的顶部半导体层10l的图案化的部分可包括第二基体区域10b，并且在第三装置区域300中的顶部半导体层10l的图案化的部分可包括第三基体区域10c。此外，多个附加的基体区域(10a’、10a”)可形成在多个附加的装置区域中。例如，可形成第一附加的基体区域10a’和第二附加的基体区域10a”。
第一基体区域10a、第二基体区域10b、和第三基体区域10c中的各者可具有暴露于浅沟槽11的各自的一组锥形的侧壁。基体区域(10a、10b、10c、10a’、10a”)的锥形的侧壁在竖直方向上的锥角可在从0.1度至10度的范围内，例如在从0.2度至5度的范围内。随后可移除光阻层17，例如经由灰化。
参看图17a和图17b，介电填充材料可保形地沉积在浅沟槽11中和在硅氮化物垫层116上方，以形成介电填充材料层。介电填充材料包括可平坦化的介电材料，例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。可选地，可执行回流制程(例如在升高的温度下的退火)，以使介电填充材料在浅沟槽11中回流而无空隙或在最小的空隙容积内。
可执行凹陷蚀刻制程，以移除覆盖硅氮化物垫层的顶表面的介电填充材料层的多个部分。此外，可继续进行凹陷化蚀刻制程，以垂直地凹陷化低于包括硅氮化物垫层116的顶表面的水平面的介电填充材料层的剩余的部分的顶表面。在一个实施方式中，可继续进行凹陷化蚀刻制程，直到介电填充材料层的剩余的部分的顶表面形成在介于包括硅氮化物垫层116的顶表面的水平面和包括硅氮化物垫层116的底表面的水平面之间。介电填充材料的剩余的连续部分包含浅沟槽隔离结构12。
通常，可形成浅沟槽隔离结构12，在浅沟槽11内和在硅氮化物垫层116上方沉积介电填充材料，并且经由凹陷化介电填充材料使其低于包括硅氮化物垫层116的顶表面的水平面。在凹陷化介电填充材料之后的介电填充材料的剩余的部分包含浅沟槽隔离结构12，其形成在浅沟槽11内并且接触绝缘层6的顶表面。在一个实施方式中，浅沟槽隔离结构12的顶表面的整体可形成在一相同的水平面之内。穿过顶部半导体层10l形成浅沟槽隔离结构12。浅沟槽隔离结构12侧向地围绕包含多个基体区域(10a、10b、10c、10a’、10a”)的顶部半导体层10l的多个图案化的部分。多个基体区域(10a、10b、10c、10a’、10a”)可包括形成在第一装置区域100中的第一基体区域10a，形成在第二装置区域200中的第二基体区域10b、和形成在第三装置区域300中的第三基体区域10c。
参看图18a和图18b，经由第一蚀刻制程可移除硅氮化物垫层116。例如，可使用利用热磷酸的湿式蚀刻制程，以移除硅氮化物垫层116。硅氧化物垫层14可随后经由第二蚀刻制程移除。例如，可使用利用稀氢氟酸的湿式蚀刻制程，以移除硅氧化物垫层14。浅沟槽隔离结构12的多个表面部分可在第二蚀刻制程期间并行地等向性地凹陷。浅沟槽隔离结构12可包括位在相同的水平面之内的多个顶表面。
浅沟槽隔离结构12可包括多个浅沟槽隔离部分(12a、12b、12c、12d)其位在介于一对各自相邻的基体区域(10a、10b、10c、10a’、10a”)之间。例如，浅沟槽隔离结构12可包括位在介于第一基体区域10a和第二基体区域10b之间的第一浅沟槽隔离部分12a、位在介于第二基体区域10b和第三基体区域10c之间的第二浅沟槽隔离部分12b、位在介于第三基体区域10c和附加的基体区域10a”之间的第三浅沟槽隔离部分12c、以及位在介于第一基体区域10a和又另一个附加的基体区域10a’之间的附加的浅沟槽隔离部分12d。
参看图19a和图19b，第一栅极介电层52a可形成在各个基体区域(10a、10b、10c、10a’、10a”)的多个顶表面上。形成第一栅极介电层52a可经由在各个基体区域(10a、10b、10c、10a’、10a”)中的半导体材料的多个表面部分的热氧化，和/或经由栅极介电材料层(例如铝氧化物层和/或铪氧化物层)的沉积。在一个实施方式中，形成基体区域(10a、10b、10c、10a’、10a”)可经由相同的一组制程步骤，并且可整体上具有相同的材料组成和相同的厚度。在一个实施方式中，第一栅极介电层52a可包括第一半导体氧化物层其形成在多个基体区域(10a、10b、10c、10a’、10a”)的多个顶表面上。
参看图20a和图20b，第一光阻层67a可形成在第二示例性结构上方，并且可微影图案化，以形成在第二装置区域200和第三装置区域300的多个区域中的开口。位在第二装置区域200和第三装置区域300中的第一栅极介电层52a的多个区段物理性暴露，同时位在第一装置区域100中的第一栅极介电层52a的一区段被第一光阻层67a遮盖。第一光阻层67a形成在第一基体区域10a上方而不覆盖第二基体区域10b或第三基体区域10c。第一光阻层67a的一边缘可形成在位在介于第一基体区域10a和第二基体区域10b之间的浅沟槽隔离结构12的一部分(例如第一浅沟槽隔离部分12a)上方。第一光阻层67a的另一个边缘可形成在位在介于第三基体区域10c和附加的基体区域10a”之间的浅沟槽隔离结构12的一部分(例如第三浅沟槽隔离部分12c)上方。
可执行蚀刻制程，以移除位在第二装置区域200和第三装置区域300中的第一栅极介电层52a的多个区段，同时在第一装置区域100中的第一栅极介电层52a的区段在第一光阻层67a下方且被第一光阻层67a保护。例如，可执行利用稀氢氟酸的湿式制程，以蚀刻第一栅极介电层52a的多个未被遮盖的区段。第二基体区域10b和第三基体区域10c的多个顶表面物理性暴露，同时第一基体区域10a被第一光阻层67a覆盖。在这样的实施方式中，利用第一光阻层67a作为蚀刻遮罩，可蚀刻在第二基体区域10b上的第一栅极介电层52a的第二区段和在第三基体区域上的第一栅极介电层52a的第三区段。在蚀刻制程期间，位在第一基体区域10a上的第一栅极介电层52a的第一区段被第一光阻层67a覆盖，并且因此在蚀刻制程期间不被蚀刻。浅沟槽隔离结构12的部分(例如第一浅沟槽隔离部分12a)的未被遮盖的区段位在介于第一基体区域10a和第二基体区域10b之间，并且在蚀刻制程期间并行地被蚀刻，并且可垂直地凹陷化，以提供凹陷的垂直表面其垂直地偏移在第一光阻层67a下方的浅沟槽隔离结构12的部分的未凹陷的区段(亦即，在第一光阻层67a下方的浅沟槽隔离部分12a的被遮盖的区段)的顶表面。
可减薄第二基体区域10b和第三基体区域10c，经由后续的蚀刻制程，其可垂直地凹陷化第二基体区域10b和第三基体区域10c，同时利用第一蚀刻遮罩层保护第一基体区域10a。在一个实施方式中，第一光阻层67a可功能作为第一蚀刻遮罩层。替代地，可移除第一光阻层67a，并且在第一装置区域100中的第一栅极介电层52a的剩余的第一区段可功能作为第一蚀刻遮罩层。在这样的实施方式中，第二基体区域10b和第三基体区域10c可垂直地凹陷化，使用蚀刻制程其蚀刻第二基体区域10b和第三基体区域10c的材料，相对于第一栅极介电层52a的第一区段和浅沟槽隔离结构12的多个材料具有选择性。在一说明性的实施例中，可使用利用热三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿式蚀刻制程，以垂直地凹陷化第二基体区域10b和第三基体区域10c，相对于第一栅极介电层52a的第一区段和浅沟槽隔离结构12的多个材料具有选择性。
位在介于第一基体区域10a和第二基体区域10b之间的浅沟槽隔离结构12的一部分(例如第一浅沟槽隔离部分12a)可具有介于接触第一基体区域10a的第一侧壁的上边缘以及接触第二基体区域10b的第二侧壁的上边缘之间的高度差异。经由包含非水平的表面区段的浅沟槽隔离结构12的部分的连续的顶表面，第一侧壁的上边缘和第二侧壁的上边缘可连接。在一个实施方式中，浅沟槽隔离结构12的部分的连续的顶表面(例如第一浅沟槽隔离部分12a)可包含第一水平的表面区段和第二水平的表面区段，第一水平的表面区段邻接于接触第一基体区域10a的浅沟槽隔离结构12的部分的第一侧壁的一边缘，第二水平的表面区段邻接于接触第二基体区域10b的浅沟槽隔离结构12的部分的第二侧壁的一边缘。在多个实施方式中，在其中使用异向性蚀刻制程，以蚀刻第一栅极介电层52a的多个未被遮盖的部分和并行地蚀刻浅沟槽隔离结构12的多个未被遮盖的部分，一垂直的表面区段可邻接于第一水平的表面区段的一边缘和邻接于第二水平的表面区段的一边缘。在多个实施方式中，在其中使用等向性蚀刻制程，以蚀刻第一栅极介电层52a的多个未被遮盖的部分和并行地蚀刻浅沟槽隔离结构12的多个未被遮盖的区域，锥形凹形的表面区段可邻接于第一水平的表面区段的一边缘和邻接于第二水平表面区段的一边缘。
参看图21a和图21b，第二栅极介电层52b可形成在第二基体区域10b和第三基体区域10c的多个物理性暴露的顶表面上。形成第二栅极介电层52b可经由在第二基体区域10b和第三基体区域10c中半导体材料的多个表面部分的热氧化，和/或经由栅极介电材料层(例如铝氧化物层和/或铪氧化物层)的沉积。经由介电材料部分的附加，第一栅极介电层52a可变得更厚。在一个实施方式中，第二栅极介电层52b可包括第二半导体氧化物层其形成在第二基体区域10b和第三基体区域10c的多个顶表面上。
参看图22a和图22b，第二光阻层67b可形成在第二示例性结构上方，并且可微影图案化以形成在第三装置区域300的区域中的一开口。位在第三装置区域300的第二栅极介电层52b的区段被物理性暴露，同时位在第一装置区域100的第一栅极介电层52a和位在第二装置区域200中的第二栅极介电层52b的一区段被第二光阻层67b遮盖。第二光阻层67b形成在第一基体区域10a和第二基体区域10b上方而不覆盖第三基体区域10c。第二光阻层67b的一边缘可形成在位在介于第二基体区域10b和第三基体区域10c的浅沟槽隔离结构12的部分(例如第二浅沟槽隔离部分12b)上方。第二光阻层67b的另一个边缘可形成在位在介于第三基体区域10c和一附加的基体区域10a”之间的浅沟槽隔离结构12的一部分(例如第三浅沟槽隔离部分12c)上方。
可执行蚀刻制程，以移除位在第三装置区域300中的第二栅极介电层52b的多个区段，同时第一栅极介电层52a和在第二装置区域200中的第二栅极介电层52b的区段在第二光阻层67b下方并且被第二光阻层67b保护。例如，可执行利用稀氢氟酸的湿式蚀刻制程，以蚀刻在第三装置区域300中的第二栅极介电层52b的未被遮盖的区段。第三基体区域10c的顶表面可物理性暴露，同时第一基体区域10a和第二基体区域10b被第二光阻层67b覆盖。在这样的实施方式中，在第三基体区域10c上的第二栅极介电层52b可被蚀刻，使用第二光阻层67b作为蚀刻遮罩。在蚀刻制程期间，第一栅极介电层52a和位在第二基体区域10b上的第二栅极介电层52b的区段被第二光阻层67b覆盖，并且因此在蚀刻制程期间没有被蚀刻。在蚀刻制程期间，位在介于第二基体区域10b和第三基体区域10c之间的浅沟槽隔离结构12的部分(例如第二浅沟槽隔离部分12b)的未被遮盖的区段可并行地被蚀刻，并且可垂直地凹陷化，以提供一凹陷的水平的表面其垂直地偏移在第二光阻层67b下方的浅沟槽隔离结构12的部分的未凹陷的区段(亦即，在第二光阻层67b下方的第二浅沟槽隔离部分12b的被遮盖的区段)的顶表面。
第三基体区域10c可减薄，经由随后的蚀刻制程，其可垂直地凹陷化第三基体区域10c，同时利用第二刻遮罩层保护第一基体区域10a和第二基体区域10b。在一个实施方式中，第二光阻层67b可功能作为第二蚀刻遮罩层。替代地，可移除第二光阻层67b，并且第一栅极介电层52a和在第二装置区域200中的第二栅极介电层52b的剩余的区段可功能作为第二蚀刻遮罩层。在这样的实施方式中，第三基体区域10c可垂直地凹陷化，使用蚀刻制程其蚀刻第三基体区域10c的材料，相对于第一栅极介电层52a、第二栅极介电层52b、和浅沟槽隔离结构12的多个材料具有选择性。在一说明性的实施例中，可使用利用热的三甲基-2羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿式蚀刻制程，以垂直地凹陷化第三基体区域10c，相对于第一栅极介电层52a、第二栅极介电层52b、和浅沟槽隔离结构12的多个材料具有选择性。
位在介于第二基体区域10b和第三基体区域10c之间的浅沟槽隔离结构12的一部分(例如第二浅沟槽隔离部分12b)可具有介于接触第二基体区域10b的第三侧壁的一上边缘与接触第三基体区域10c的第四侧壁的一上边缘之间的高度差异。经由包含非水平的表面区段的浅沟槽隔离结构12的部分的连续的顶表面，第三侧壁的上边缘和第四侧壁的上边缘可连接。在一个实施方式中，浅沟槽隔离结构12的部分(例如第二浅沟槽隔离部分12b)的连续的顶表面可包含第三水平的表面区段和第四水平的表面区段，第三水平的表面区段邻接于接触第二基体区域10b的浅沟槽隔离结构12的部分的第三侧壁的一边缘，第四水平的表面区段邻接于接触第三基体区域10c的浅沟槽隔离结构12的部分的第四侧壁的一边缘。在多个实施方式中，在其中使用异向性蚀刻制程，以蚀刻第二栅极介电层52b的多个未被遮盖的部分和并行地蚀刻浅沟槽隔离结构12的多个未被遮盖的区域，一垂直的表面区段可邻接于第三水平的表面区段的一边缘和邻接于第四水平的表面区段的一边缘。在多个实施方式中，在其中使用等向性蚀刻制程，以蚀刻第二栅极介电层52b的多个未被遮盖的部分并且并行地蚀刻浅沟槽隔离结构12的多个未被遮盖的区域，锥形凹形的表面区段可邻接于第三水平的表面区段的一边缘和邻接于第四水平的表面区段的一边缘。通常，第三基体区域10c可减薄，经由垂直地凹陷化第三基体区域10c，同时利用第二蚀刻遮罩层保护第一基体区域10a和第二基体区域10b。
参看图23a和图23b，第三栅极介电层52c可形成在第三基体区域10c的物理性暴露的顶表面上。形成第三栅极介电层52c可经由在第三基体区域10c中的半导体材料的多个表面部分的热氧化、和/或栅极介电材料层(例如铝氧化物层和/或铪氧化物层)的沉积。经由介电材料部分的附加，第一栅极介电层52a和第二栅极介电层52b可变得较厚。在一个实施方式中，第三栅极介电层52c可包括第二半导体氧化物层其形成在第三基体区域10c的多个顶表面上。在一个实施方式中，第一栅极介电层52a可具有比第二栅极介电层52b更大的厚度，并且第二栅极介电层52b可具有比第三栅极介电层52c更大的厚度。第一栅极介电层52a的厚度可在从3nm至20nm的范围内，第二栅极介电层52b的厚度可在从2nm至10nm的范围内，并且第三栅极介电层52c的厚度可在从1nm至6nm的范围内，但是对于第一栅极介电层52a、第二栅极介电层52b、和第三栅极介电层52c的各者，也可使用较小和较大的厚度。
参看图24a和图24b，可执行图12a和图12b的制程步骤，以形成多个栅极堆叠结构{(52a、54a、58a)，(52b、54b、58b)，(52c、54c、58c)}、多个源极延伸区域(31a、31b、31c)、和多个漏极延伸区域(39a、39b、39c)。
参看图25a和图25b，可执行图13a和图13b的制程步骤，以形成多个栅极间隔物(56a、56b、56c)、多个源极区域(32a、32b、32c、32a”)、和多个漏极区域(38a、38b、38c)。
参看图26a和图26b，可执行图14a和图14b的制程步骤，以形成接触件层级介电层70、源极侧金属半导体合金区域(42a、42b、42c)、漏极侧金属半导体合金区域(48a、48b、48c)、栅极侧金属半导体合金区域、和各个接触件导孔结构(72a、75a、78a、72b、75b、78b、72c、75c、78c)。
第一基体区域10a和多个附加的基体区域(10a’、10a”)的厚度可在从150nm至500nm的范围内，例如从200nm至400nm，但是也可使用较小和较大的厚度。第二基体区域10b的厚度可在从30nm到150nm的范围内，例如从50nm到100nm，但是也可使用较小和较大的厚度。第三基体区域10c的厚度可在从10nm至70nm的范围内，例如在从30nm至50nm的范围内，例是也可使用较小和较大的厚度。
参看图15a至图26b并且根据本揭示内容的各个实施方式，提供了一种半导体结构，其包含：绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和被浅沟槽隔离结构12侧向地围绕的多个基体区域(10a、10b、10c、10a’、10a”)。多个基体区域(10a、10b、10c、10a’、10a”)包含具有第一厚度的第一基体区域10a和具有小于第一厚度的第二厚度的第二基体区域10b；第一绝缘体上半导体(soi)场效晶体管(fet)，其包括第一基体区域10a、嵌入在第一基体区域10a中的第一源极区域32a和第一漏极区域38a、和第一栅极堆叠结构(52a、54a、58a)；以及第二绝缘体上半导体场效晶体管，其包括第二基体区域10b、嵌入在第二基体区域10b中的第二源极区域32b和第二漏极区域38b，和第二栅极堆叠结构(52b、54b、58b)，其中：位在介于第一基体区域10a和第二基体区域10b之间的浅沟槽隔离结构12的部分12a在介于接触第一基体区域10a的第一侧壁的一上边缘和接触第二基体区域10b的第二侧壁的一上边缘之间具有高度差异；并且经由包含非水平的表面区段的浅沟槽隔离结构12的部分12a的连续的顶表面，第一侧壁的此上边缘和第二侧壁的此上边缘连接。
在一个实施方式中，浅沟槽隔离结构12的部分12a的连续的顶表面包含：第一水平的表面区段其邻接于接触第一基体区域10a的浅沟槽隔离结构12的部分12a的第一侧壁的一边缘；第二水平的表面区段其邻接于接触第二基体区域10b的浅沟槽隔离结构12的部分12a的第二侧壁的一边缘；以及一垂直的表面区段其邻接于第一水平的表面区段的一边缘和邻接于第二水平区段的一边缘。替代地，锥形凹形的表面区段可邻接于第一水平的表面区段的一边缘和邻接于第二水平的表面区段的一边缘。
多种类型的半导体装置(例如多个场效晶体管)可形成在顶部半导体层10l的多个图案化的部分中。在一个实施方式中，第一基体区域10a、第二基体区域10b、和第三基体区域10c具有不同的厚度，并且不同类型的多个场效晶体管可形成在第一基体区域10a、第二基体区域10b、和第三基体区域10c上方。在一说明性实施例中，在第一装置区域100中可形成第一场效晶体管其展现类似于在块体半导体基板上形成的场效晶体管的装置特性，在第二装置区域200中可形成部分耗尽的绝缘上半导体(pdsoi)场效晶体管，并且在第三装置区域300中可形成完全耗尽的绝缘体上半导体(fdsoi)场效晶体管。因此，本揭示内容的第二示例性结构提供了在一相同的基板上不同类型的多个半导体装置的形成。
参看图27，第一流程图绘示了用于形成本揭示内容的第一示例性结构的多个步骤。参看步骤2710，可提供了绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和顶部半导体层10l。参看步骤2720，利用第一扩散阻障层161，可覆盖顶部半导体层10l的第一区域100，并且可物理性暴露顶部半导体层10l的第二区域200。参看步骤2730，可减薄顶部半导体层10l的第二区域200，经由执行氧化制程其氧化顶部半导体层10l的第二区域200的表面部分，同时第一扩散阻障层161阻碍顶部半导体层10l的第一区域100的氧化。在氧化制程之后，顶部半导体层10l的第二区域200具有小于顶部半导体层10l的第一区域100的厚度。参看步骤2740，穿过顶部半导体层10l可形成多个浅沟槽11。顶部半导体层10l被划分为多个离散的部分，其包含从顶部半导体层10l的第一区域100图案化的第一基体区域10a、和从顶部半导体层10l的第二区域200图案化的第二基体区域10b。参看步骤2750，形成浅沟槽隔离结构12可经由利用介电填充材料填充浅沟槽11和凹陷化介电填充材料的多个部分。浅沟槽隔离结构12包含位在介于第一基体区域10a和第二基体区域10b之间的第一浅沟槽隔离部分12a，并且具有非平面的倾斜的顶表面。参看步骤2760，可形成包括第一基体区域10a的第一绝缘体上半导体(soi)场效晶体管(fet)、和包括第二基体区域10b的第二绝缘体上半导体场效晶体管。
参看图28，第二流程图绘示用于形成本揭示内容的第二示例性结构的多个步骤。参看步骤2810，提供了绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和顶部半导体层10l。参看步骤2820，穿过顶部半导体层10l形成浅沟槽隔离结构12。浅沟槽隔离结构12侧向地围绕包含第一基体区域10a和第二基体区域10b的顶部半导体层10l的多个图案化的部分。参看步骤2830，减薄第二基体区域，经由垂直地凹陷化第二基体区域10b同时利用第一蚀刻遮罩层(67a或52a)保护第一基体区域10a。参看步骤2840，可形成包括第一基体区域10a的第一绝缘体上半导体(soi)场效晶体管(fet)、和包括第二基体区域10b的第二绝缘体上半导体场效晶体管。
参看所有附图和根据本揭示内容的各个实施方式，提供了一种形成半导体结构的方法，其包含以下操作：提供绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和顶部半导体层10l。方法还包含以下的操作：利用至少一个第一扩散阻障层141覆盖顶部半导体层10l的第一区域100，并且物理性暴露顶部半导体层10l的第二区域200、300。方法还包含以下的操作：减薄顶部半导体层10l的第二区域200、300，经由执行氧化制程其氧化顶部半导体层10l的第二区域200、300的表面部分，同时至少一个第一扩散阻障层141阻碍顶部半导体层10l的第一区域100的氧化，其中在氧化制程之后，顶部半导体层10l的第二区域200、300具有小于第一区域100的厚度。方法还包含以下的操作：形成浅沟槽11其穿过顶部半导体层10l，其中顶部半导体层10l被划分为多个分离的部分10a、10b、10c，其包含从顶部半导体层10l的第一区域100图案化的第一基体区域10a、和从顶部半导体层10l的第二区域200图案化的第二基体区域10b。方法还包含以下的操作：形成浅沟槽隔离结构12，经由利用介电填充材料填充浅沟槽11，并且凹陷化介电填充材料的多个部分，其中浅沟槽隔离结构12包含位在介于第一基体区域10a和第二基体区域10b之间的第一浅沟槽隔离部分12a并且具有非平面的倾斜的顶表面。此方法还包含以下的操作：形成第一绝缘体上半导体(soi)场效晶体管(fet)其包括第一基体区域10a、和第二绝缘体上半导体场效晶体管其包括第二基体区域10b。
参看所有附图和根据本揭示内容的各个实施方式，提供了一种形成半导体结构的方法，其包含以下操作：提供绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和顶部半导体层10l。方法还包含下以的操作：形成浅沟槽隔离结构12其穿过顶部半导体层10l，其中浅沟槽隔离结构12侧向地围绕包括第一基体区域10a和第二基体区域10b的顶部半导体层10l的多个图案化的部分。方法还包含以下的操作：减薄第二基体区域10b，经由垂直地凹陷化第二基体区域10b，同时利用第一蚀刻遮罩层67a保护第一基体区域10a；以及形成包括第一基体区域10a的第一绝缘体上半导体(soi)场效晶体管(fet)、和包括第二基体区域10b的第二绝缘体上半导体。
参看所有的图示并且根据本揭示内容的各个实施方式，提供了一种半导体结构，其包含：绝缘体上半导体基板8，其包括处理基板4、绝缘层6、和被一浅沟槽隔离结构12侧向地围绕的多个基体区域(10a、10b、10c、10a’、10a”)，多个基体区域(10a、10b、10c、10a’、10a”)包含具有第一厚度的第一基体区域10a和具有小于第一厚度的第二厚度的第二基体区域10b；第一绝缘体上半导体(soi)场效晶体管(fet)包括第一基体区域10a、嵌入在第一基体区域10a中的第一源极区域32a和第一漏极区域38a、和第一栅极堆叠结构(52a、54a、58a)；以及第二绝缘体上半导体场效晶体管其包括第二基体区域10b、嵌入在第二基体区域10b中的第二源极区域32b和第二漏极区域38b、和第二栅极堆叠结构(52b、54b、58b)，其中，位在介于第一基体区域10a和第二基体区域10b之间的浅沟槽隔离结构12的部分12a具有介于接触第一基体区域10a的第一侧壁的一上边缘与接触第二基体区域10b的第二侧壁的一上边缘之间的高度差异；并且经由包含非水平的表面区段的浅沟槽隔离结构12的部分12a的连续的顶表面，第一侧壁的上边缘和第二侧壁的上边缘连接。
在一个实施方式中，多个基体区域(10a、10b、10c、10a’、10a”)包含第三基体区域10c，其具有小于第二厚度的第三厚度。半导体结构包含第三绝缘体上半导体场效晶体管其包括第三基体区域10c、嵌入在第三基体区域10c中的第三源极区域32c和第三漏极区域38c、和第三栅极堆叠结构(52c、54c、58c)。第一绝缘体上半导体场效晶体管可包含部分耗尽的绝缘体上半导体场效晶体管。第三绝缘体上半导体场效晶体管可包含完全耗尽的绝缘体上半导体场效晶体管。第二绝缘体上半导体场效晶体管可包含部分耗尽的绝缘体上半导体场效晶体管或完全耗尽的绝缘体上半导体场效晶体管。
本揭示内容的各个方法和结构可提供在一相同的绝缘体上半导体基板上至少一个部分耗尽的绝缘体上半导体场效晶体管和至少一个完全耗尽的绝缘体上半导体场效晶体管的组合，具有低的生产成本和相对短的制程时间。
本揭示内容的一些实施方式提供了一种形成半导体结构的方法，包含：提供绝缘体上半导体基板，其包括处理基板、绝缘层、和顶部半导体层；利用至少一个第一扩散阻障层覆盖顶部半导体层的第一区域，并且物理性暴露顶部半导体层的第二区域；减薄顶部半导体层的第二区域，经由执行氧化制程其氧化顶部半导体层的第二区域的表面部分，同时至少一个第一扩散阻障层阻碍顶部半导体层的第一区域的氧化，其中在氧化制程之后，顶部半导体层的第二区域具有比顶部半导体层的第一区域薄的厚度；形成多个浅沟槽其穿过顶部半导体层，其中顶部半导体层被划分为多个分离的部分其包含：从顶部半导体层的第一区域图案化的第一基体区域、和从顶部半导体层的第二区域图案化的第二基体区域；形成浅沟槽隔离结构，经由利用介电填充材料填充所述浅沟槽并且凹陷化介电填充材料的多个的部分，其中浅沟槽隔离结构包含第一浅沟槽隔离部分，其位在介于第一基体区域和第二基体区域之间并且具有非平面的倾斜的顶表面；以及形成第一绝缘体上半导体场效晶体管其包括第一基体区域、和第二绝缘体上半导体场效晶体管其包括第二基体区域。
在一些实施方式中，形成半导体结构的方法还包含：在顶部半导体层的顶表面上形成第一半导体氧化物层；在第一半导体氧化物层上方形成第一扩散阻障层；以及从高于顶部半导体层的第二区域移除第一扩散阻障层和第一半导体氧化物层的多个部分，以提供所述至少一个第一扩散阻障层。
在一些实施方式中，形成半导体结构的方法还包含：形成平坦化终止介电层其在至少一个第一扩散阻障层上方和在半导体氧化物部分上方，半导体氧化物经由顶部半导体层的第二区域的表面部分的氧化而形成，在减薄顶部半导体层的第二区域之后，其中多个浅沟槽穿过平坦化终止介电层而形成，并且介电填充材料沉积在平坦化终止介电层上方。
在一些实施方式中，在形成半导体结构的方法中，平坦化终止介电层的顶表面包含多个水平的表面区段和多个非水平的表面区段，这些水平的表面区段与绝缘层垂直地隔开不同的垂直间隔距离，这些非水平的表面区段连接所述多个的水平的表面区段中的相邻的成对的水平的表面区段。
在一些实施方式中，形成半导体结构的方法还包含执行化学械平坦化制程，其从高于平坦化终止介电层的顶表面移除介电填充材料的多个部分，其中介电填充材料的多个剩余部分延伸超过靠近这些浅沟槽的平坦化终止介电层的顶表面的多个第一区段，并且与这些浅沟槽侧向地间隔的平坦化终止介电层的顶表面的多个第二区段物理性暴露。
在一些实施方式中，形成半导体结构的方法还包含：等向性地蚀刻平坦化终止介电层，相对于介电填充材料具有选择性，经由在执行化学机械平坦化制程后执行第一等向性蚀刻制程；以及同时地等向性地蚀刻半导体氧化物部分和介电填充材料，相对于第一基体区域和第二基体区域的多个材料具有选择性，经由执行第二等向性蚀刻制程。
在一些实施方式中，形成半导体结构的方法还包含：物理性暴露顶部半导体层的第三区域，同时顶部半导体层的第一区域被以至少一个第一扩散阻障层覆盖，并且同时顶部半导体层的第二区域被以半导体氧化物部分覆盖，此半导体氧化物部分经由顶部半导体层的第二区域的表面部分的氧化而形成；以及减薄顶部半导体层的第三区域，经由执行附加的氧化制程其氧化顶部半导体层的第三区域的表面部分，同时至少一个第一扩散阻障层和半导体氧化物部分阻碍顶部半导体层的第一区域和顶部半导体层的第二区域的氧化，其中在附加的氧化制程之后，顶部半导体层的第三区域的厚度其小于顶部半导体层的第二区域的厚度。
本揭示内容的另一些实施方式提供了一种形成半导体结构的方法，包含：提供绝缘体上半导体基板，其包括处理基板、绝缘层、和顶部半导体层；形成浅沟槽隔离结构其穿过顶部半导体层，其中沟槽隔离结构侧向地围绕顶部半导体层的多个图案化的部分其包含第一基体区域和第二基体区域；减薄第二基体区域，经由垂直地凹陷化第二基体区域，同时利用第一蚀刻遮罩层保护第一基体区域；以及形成第一绝缘体上半导体场效晶体管其包括第一基体区域、和第二绝缘体上场效晶体管其包括第二基体区域。
在一些实施方式中，形成半导体结构的方法还包含：在顶部半导体层的顶表面上形成硅氧化物垫层；在硅氧化物垫层上方形成硅氮化物垫层；以及形成多个浅沟槽其穿过硅氮化物垫层、硅氧化物垫层、和顶部半导体层，其中浅沟槽隔离结构形成在这些浅沟槽中。
在一些实施方式中，形成半导体结构的方法还包含：沉积介电填充材料在浅沟槽中和在硅氮化物垫层上方；以及凹陷化介电填充材料其低于包括硅氮化物垫层的顶表面的水平面。其中：在凹陷化介电填充材料之后的介电填充材料的剩余的部分包含浅沟槽隔离结构；并且浅沟槽隔离结构的顶表面的整体在相同的水平面之内。
在一些实施方式中，形成半导体结构的方法还包含：在第一基体区域和第二基体区域的多个顶表面上形成第一氧化物层；以及移除覆盖第二基体区域的第一半导体氧化物层的第二区段而不移除覆盖第一基体区域的第一半导体氧化物层的第一区段。
在一些实施方式中，在形成半导体结构的方法中，使用蚀刻制程来垂直地凹陷化第二基体区域，蚀刻制程蚀刻第二基体区域的材料，相对于第一半导体氧化物层的第一区段和浅沟槽隔离结构的多个材料具有选择性。
在一些实施方式中，形成半导体结构的方法还包含：在第一基体区域上方形成图案化的光阻层而不覆盖第二基体区域，其中图案化的光阻层的一边缘形成在位于介在第一基体区域和第二基体区域之间的浅沟槽隔离结构的一部分上方；以及使用图案化的光阻层作为蚀刻遮罩来蚀刻第一半导体氧化物层的第二区段，其中位在介于第一基体区域和第二基体区域之间的浅沟槽隔离结构的部分的一未被遮盖的区段被并行地蚀刻并且被垂直地凹陷化，以提供一凹陷的水平的表面其垂直地偏移在图案化的光阻层下方的浅沟槽隔离结构的部分的一未凹陷的区段的顶表面。
在一些实施方式中，在形成半导体结构的方法中，顶部半导体层的多个图案化的部分包含第三基体区域其被浅沟槽隔离结构侧向地围绕；以及此方法还包含减薄第三基体区域，经由垂直地凹陷化第三基体区域同时利用第二蚀刻遮罩层保护第一基体区域和第二基体区域。
本揭示内容的一些实施方式提供了一种半导体结构，包含：绝缘体上半导体基板、第一绝缘体上半导体场效晶体管、以及第二绝缘体上半导体场效晶体管。绝缘体上半导体基板包括处理基板、绝缘层、和多个基体区域其被一浅沟槽隔离结构侧向地围绕，所述多个基体区域包含第一基体区域其具有第一厚度、和第二基体区域其具有小于第一厚度的第二厚度。第一绝缘体上半导体场效晶体管包括第一基体区域、嵌入在第一基体区域中的第一源极区域和第一漏极区域、和第一栅极堆叠结构。第二绝缘体上半导体场效晶体管包括第二基体区域、嵌入在第二基体区域中的第二源极区域和第二漏极区域、和第二栅极堆叠结构。其中：位在介于第一基体区域和第二基体区域之间的浅沟槽隔离结构的一部分在介于接触第一基体区域的第一侧壁的上边缘和接触第二基体区域的第二侧壁的上边缘之间具有高度差异；并且第一侧壁的上边缘和第二侧壁的上边缘连接，经由包含一非水平的表面区段的所述浅沟槽隔离结构的部分的连续的顶表面。
在一些实施方式中，在半导体结构中，浅沟槽隔离结构的部分的连续的顶表面包含弯曲的锥形的表面其没有水平的台阶或竖直的台阶。
在一些实施方式中，在半导体结构中，多个基体区域包括附加的基体区域其位在邻近于第一基体区域并且具有第一厚度；并且浅沟槽隔离结构的附加的部分位在介于第一基体区域和附加的基体区域之间，并且具有弯曲的顶表面其连接接触第一基体区域的浅沟槽隔离结构的附加的部分第一侧壁的一上边缘与接触附加的基体区域的浅沟槽隔离结构的附加的部分的第二侧壁的一上边缘。
在一些实施方式中，在半导体结构中，浅沟槽隔离结构的附加的部分的第一侧壁的上边缘和浅沟槽隔离结构的附加的部分的第二侧壁的上边缘位在距离绝缘层的一相同的距离处；并且弯曲的顶表面的中心区域相对于浅沟槽隔离结构的附加的部分的第一侧壁的上边缘升高。
在一些实施方式中，在半导体结构中，浅沟槽隔离结构的部分的连续的顶表面包含：第一水平的表面区段、第二水平的表面区段、以及垂直的表面区段。第一水平的表面区段邻接于接触第一基体区域的浅沟槽隔离结构的部分的第一侧壁的一边缘。第二水平的表面区段邻接于接触第二基体区域的浅沟槽隔离结构的部分的第二侧壁的一边缘。垂直的表面区段邻接于第一水平的表面区段的一边缘和第二水平的表面区段的一边缘。
在一些实施方式中，在半导体结构中，多个基体区域包含第三基体区域其具有小于第二厚度的第三厚度；半导体结构包含第三绝缘体上半导体场效晶体管其包括：第三基体区域、嵌入在第三基体区域中的第三源极区域和第三漏极区域、和第三栅极堆叠结构；第一绝缘体上半导体场效晶体管包括部分耗尽的绝缘体上半导体场效晶体管；以及第三绝缘体上半导体场效晶体管包括完全耗尽的绝缘体上半导体场效晶体管。
以上概述了数个实施方式，以便本领域技术人员可较佳地理解本揭示内容的各个方面。本领域的技术人员应理解，他们可容易地使用本揭示内容，作为其他制程和结构的设计和修改的基础，以实现与在此介绍的实施方式的相同的目的，或是达到相同的益处。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可进行各种改变、替换、和变更而不脱离本揭示内容的精神和范围。
1.一种形成一半导体结构的方法，其特征在于，包含：
提供一绝缘体上半导体基板，其包括一处理基板、一绝缘层、和一顶部半导体层；
利用至少一个第一扩散阻障层覆盖该顶部半导体层的一第一区域，并且物理性暴露该顶部半导体层的一第二区域；
减薄该顶部半导体层的该第二区域，经由执行一氧化制程其氧化该顶部半导体层的该第二区域的一表面部分，同时该至少一个第一扩散阻障层阻碍该顶部半导体层的该第一区域的氧化，其中在该氧化制程之后，该顶部半导体层的该第二区域具有比该顶部半导体层的一第一区域薄的一厚度；
形成多个浅沟槽其穿过该顶部半导体层，其中该顶部半导体层被划分为多个分离的部分其包含：从该顶部半导体层的该第一区域图案化的一第一基体区域、和从该顶部半导体层的该第二区域图案化的一第二基体区域；
形成一浅沟槽隔离结构，经由利用一介电填充材料填充所述多个浅沟槽并且凹陷化该介电填充材料的多个的部分，其中该浅沟槽隔离结构包含一第一浅沟槽隔离部分，其位在介于该第一基体区域和该第二基体区域之间并且具有一非平面的倾斜的顶表面；以及
形成一第一绝缘体上半导体场效晶体管其包括该第一基体区域、和一第二绝缘体上半导体场效晶体管其包括该第二基体区域。
2.根据权利要求1所述的方法，其特征在于，还包含：
在该顶部半导体层的一顶表面上形成一第一半导体氧化物层；
在该第一半导体氧化物层上方形成一第一扩散阻障层；以及
从高于该顶部半导体层的该第二区域移除该第一扩散阻障层和第一半导体氧化物层的多个部分，以提供所述至少一个第一扩散阻障层。
3.根据权利要求1所述的方法，其特征在于，还包含形成一平坦化终止介电层其在该至少一个第一扩散阻障层上方和在一半导体氧化物部分上方，该半导体氧化物经由该顶部半导体层的该第二区域的该表面部分的氧化而形成，在减薄该顶部半导体层的该第二区域之后，其中所述多个浅沟槽穿过该平坦化终止介电层而形成，并且该介电填充材料沉积在该平坦化终止介电层上方。
4.一种形成一半导体结构的方法，其特征在于，包含：
提供一绝缘体上半导体基板，其包括一处理基板、一绝缘层、和一顶部半导体层；
形成一浅沟槽隔离结构其穿过该顶部半导体层，其中该浅沟槽隔离结构侧向地围绕该顶部半导体层的多个图案化的部分其包含一第一基体区域和一第二基体区域；
减薄该第二基体区域，经由垂直地凹陷化该第二基体区域，同时利用一第一蚀刻遮罩层保护该第一基体区域；以及
形成一第一绝缘体上半导体场效晶体管其包括该第一基体区域、和一第二绝缘体上场效晶体管其包括该第二基体区域。
5.根据权利要求4所述的方法，其特征在于，还包含：
在该顶部半导体层的一顶表面上形成一硅氧化物垫层；
在该硅氧化物垫层上方形成一硅氮化物垫层；以及
形成多个浅沟槽其穿过该硅氮化物垫层、该硅氧化物垫层、和该顶部半导体层，其中所述浅沟槽隔离结构形成在所述多个浅沟槽中。
6.根据权利要求4所述的方法，其特征在于，还包含：
在该第一基体区域和该第二基体区域的多个顶表面上形成该第一氧化物层；以及
移除覆盖该第二基体区域的该第一半导体氧化物层的一第二区段而不移除覆盖该第一基体区域的该第一半导体氧化物层的一第一区段。
7.根据权利要求4所述的方法，其特征在于，其中：
该顶部半导体层的所述多个图案化的部分包含一第三基体区域其被该浅沟槽隔离结构侧向地围绕；以及
该方法还包含减薄该第三基体区域，经由垂直地凹陷化该第三基体区域同时利用一第二蚀刻遮罩层保护该第一基体区域和该第二基体区域。
8.一种半导体结构，其特征在于，包含：
一绝缘体上半导体基板，其包括一处理基板、一绝缘层、和多个基体区域其被一浅沟槽隔离结构侧向地围绕，所述多个基体区域包含一第一基体区域其具有一第一厚度、和一第二基体区域其具有小于该第一厚度的一第二厚度；
一第一绝缘体上半导体场效晶体管，其包括该第一基体区域、嵌入在该第一基体区域中的一第一源极区域和一第一漏极区域、和一第一栅极堆叠结构；以及
一第二绝缘体上半导体场效晶体管，其包括该第二基体区域、嵌入在该第二基体区域中的一第二源极区域和一第二漏极区域、和一第二栅极堆叠结构，
其中：
位在介于该第一基体区域和该第二基体区域之间的该浅沟槽隔离结构的一部分在介于接触该第一基体区域的一第一侧壁的一上边缘和接触该第二基体区域的一第二侧壁的一上边缘之间具有一高度差异；并且
该第一侧壁的该上边缘和该第二侧壁的该上边缘连接，经由包含一非水平的表面区段的该浅沟槽隔离结构的该部分的一连续的顶表面。
9.根据权利要求8所述的半导体结构，其特征在于，其中该浅沟槽隔离结构的该部分的该连续的顶表面包含一弯曲的锥形的表面其没有一水平的台阶或一竖直的台阶。
10.根据权利要求8所述的半导体结构，其特征在于，其中：
所述多个基体区域包含一第三基体区域其具有小于该第二厚度的一第三厚度；
该半导体结构包含一第三绝缘体上半导体场效晶体管其包括该第三基体区域、嵌入在该第三基体区域中的一第三源极区域和一第三漏极区域、和一第三栅极堆叠结构；
该第一绝缘体上半导体场效晶体管包括一个部分耗尽的绝缘体上半导体场效晶体管；以及
该第三绝缘体上半导体场效晶体管包括一个完全耗尽的绝缘体上半导体场效晶体管。
技术总结